Integrated Iterative Approach to FPGA Placement
Identifikátory výsledku
Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F02%3A03074683" target="_blank" >RIV/68407700:21230/02:03074683 - isvavai.cz</a>
Výsledek na webu
—
DOI - Digital Object Identifier
—
Alternativní jazyky
Jazyk výsledku
angličtina
Název v původním jazyce
Integrated Iterative Approach to FPGA Placement
Popis výsledku v původním jazyce
FPGA, physical design, placement, routing, delay estimation
Název v anglickém jazyce
Integrated Iterative Approach to FPGA Placement
Popis výsledku anglicky
FPGA, physical design, placement, routing, delay estimation
Klasifikace
Druh
D - Stať ve sborníku
CEP obor
JC - Počítačový hardware a software
OECD FORD obor
—
Návaznosti výsledku
Projekt
—
Návaznosti
Z - Vyzkumny zamer (s odkazem do CEZ)
Ostatní
Rok uplatnění
2002
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Údaje specifické pro druh výsledku
Název statě ve sborníku
Field-Programmable Logic and Applications - FPL2002
ISBN
3-540-44108-5
ISSN
—
e-ISSN
—
Počet stran výsledku
10
Strana od-do
253-262
Název nakladatele
Springer
Místo vydání
Berlin
Místo konání akce
Montpellier
Datum konání akce
2. 9. 2002
Typ akce podle státní příslušnosti
WRD - Celosvětová akce
Kód UT WoS článku
—