Není k dispozici

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F06%3A03120122" target="_blank" >RIV/68407700:21230/06:03120122 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Dependability Computation for Fault Tolerant Reconfigurable Duplex System

Popis výsledku v původním jazyce

This paper describes a design method for highly reliable digital circuits based on totally self checking blocks implemented in FPGAs. The dependability model and dependability calculations are proposed. The self checking blocks are based on a parity predictor. These blocks are linked together to form a compound design. Our adapted duplex system is used as a basic structure to increase availability parameters and protect system against Single Even Upsets (SEUs). This adapted duplex system is realized bytwo FPGAs, where each FPGA can be reconfigured when a fault is detected. Availability parameters have been calculated by dependability Markov models.

Název v anglickém jazyce

Dependability Computation for Fault Tolerant Reconfigurable Duplex System

Popis výsledku anglicky

This paper describes a design method for highly reliable digital circuits based on totally self checking blocks implemented in FPGAs. The dependability model and dependability calculations are proposed. The self checking blocks are based on a parity predictor. These blocks are linked together to form a compound design. Our adapted duplex system is used as a basic structure to increase availability parameters and protect system against Single Even Upsets (SEUs). This adapted duplex system is realized bytwo FPGAs, where each FPGA can be reconfigured when a fault is detected. Availability parameters have been calculated by dependability Markov models.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GA102%2F04%2F2137" target="_blank" >GA102/04/2137: Návrh vysoce spolehlivých řídících systémů pomocí dynamicky rekonfigurovatelných obvodů FPGA</a><br>

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2006

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of the 2006 IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems

ISBN

1-4244-0184-4

ISSN

—

e-ISSN

—

Počet stran výsledku

3

Strana od-do

100-102

Název nakladatele

CTU Publishing House

Místo vydání

Praha

Místo konání akce

Praha

Datum konání akce

18. 4. 2006

Typ akce podle státní příslušnosti

EUR - Evropská akce

Kód UT WoS článku

—