Hardware Acceleration for Computational Intelligence - THSOM Neural Network on x86 hardware

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F08%3A00146974" target="_blank" >RIV/68407700:21230/08:00146974 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Hardware Acceleration for Computational Intelligence - THSOM Neural Network on x86 hardware

Popis výsledku v původním jazyce

This paper presents an accelerated simulation of a Temporal Hebbian Self-organizing map (THSOM) neural network on x86 based platform. To reduce the time, our implementation utilizes all parallel features of modern x86 hardware - The data parallelism using the SIMD SSE instruction set and instruction parallelism utilizing multiple cores. The overall design of our THSOM implementation is modular, allowing us to re-implement specific parts of computations with different optimizations or parallel approachesyet still maintain good comparability between different optimizing combinations. We present the results of our measurements and influence of data parallel and instruction parallel processing compared to differently optimized versions. We also present anefficient method for frequent barrier synchronization of different threads.

Název v anglickém jazyce

Hardware Acceleration for Computational Intelligence - THSOM Neural Network on x86 hardware

Popis výsledku anglicky

This paper presents an accelerated simulation of a Temporal Hebbian Self-organizing map (THSOM) neural network on x86 based platform. To reduce the time, our implementation utilizes all parallel features of modern x86 hardware - The data parallelism using the SIMD SSE instruction set and instruction parallelism utilizing multiple cores. The overall design of our THSOM implementation is modular, allowing us to re-implement specific parts of computations with different optimizations or parallel approachesyet still maintain good comparability between different optimizing combinations. We present the results of our measurements and influence of data parallel and instruction parallel processing compared to differently optimized versions. We also present anefficient method for frequent barrier synchronization of different threads.

Druh

D - Stať ve sborníku

CEP obor

IN - Informatika

OECD FORD obor

—

Projekt

—

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2008

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

European Simulation and Modelling Conference 2008

ISBN

978-90-77381-44-1

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

—

Název nakladatele

EUROSIS - ETI

Místo vydání

Ghent

Místo konání akce

Le Havre

Datum konání akce

27. 10. 2008

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

000264749400048