FPGA-based Speeded Up Robust Features

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F09%3A00159088" target="_blank" >RIV/68407700:21230/09:00159088 - isvavai.cz</a>

Výsledek na webu

<a href="http://dx.doi.org/10.1109/TEPRA.2009.5339646" target="_blank" >http://dx.doi.org/10.1109/TEPRA.2009.5339646</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/TEPRA.2009.5339646" target="_blank" >10.1109/TEPRA.2009.5339646</a>

Jazyk výsledku

angličtina

Název v původním jazyce

FPGA-based Speeded Up Robust Features

Popis výsledku v původním jazyce

We present an implementation of the Speeded Up Robust Features (SURF) on a Field Programmable Gate Array (FPGA). The SURF algorithm extracts salient points from image and computes descriptors of their surroundings that are invariant to scale, rotation and illumination changes. The interest point detection and feature descriptor extraction algorithm is often used as the first stage in autonomous robot navigation, object recognition and tracking etc. However, detection and extraction are computationally demanding and therefore can't be used in systems with limited computational power. We took advantage of algorithm's natural parallelism and implemented it's most demanding parts in FPGA logic. Several modifications of the original algorithm have been madeto increase it's suitability for FPGA implementation.

Název v anglickém jazyce

FPGA-based Speeded Up Robust Features

Popis výsledku anglicky

We present an implementation of the Speeded Up Robust Features (SURF) on a Field Programmable Gate Array (FPGA). The SURF algorithm extracts salient points from image and computes descriptors of their surroundings that are invariant to scale, rotation and illumination changes. The interest point detection and feature descriptor extraction algorithm is often used as the first stage in autonomous robot navigation, object recognition and tracking etc. However, detection and extraction are computationally demanding and therefore can't be used in systems with limited computational power. We took advantage of algorithm's natural parallelism and implemented it's most demanding parts in FPGA logic. Several modifications of the original algorithm have been madeto increase it's suitability for FPGA implementation.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2009

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

2009 IEEE International Conference on Technologies for Practical Robot Applications

ISBN

978-1-4244-4991-0

ISSN

—

e-ISSN

—

Počet stran výsledku

7

Strana od-do

35-41

Název nakladatele

IEEE

Místo vydání

Boston

Místo konání akce

Woburn

Datum konání akce

9. 11. 2009

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

000289878100007