Low Latency Digital Radar Target Simulator Design
Identifikátory výsledku
Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F24%3A00375927" target="_blank" >RIV/68407700:21230/24:00375927 - isvavai.cz</a>
Výsledek na webu
<a href="https://doi.org/10.1109/MetroAutomotive61329.2024.10615445" target="_blank" >https://doi.org/10.1109/MetroAutomotive61329.2024.10615445</a>
DOI - Digital Object Identifier
<a href="http://dx.doi.org/10.1109/MetroAutomotive61329.2024.10615445" target="_blank" >10.1109/MetroAutomotive61329.2024.10615445</a>
Alternativní jazyky
Jazyk výsledku
angličtina
Název v původním jazyce
Low Latency Digital Radar Target Simulator Design
Popis výsledku v původním jazyce
During the digital simulation of the synthetic target to the automotive radar sensor, low latency is an important parameter. This parameter defines the minimum range of the simulated obstacle. Each 6.67 ns of latency increases the minimum target distance per meter. The primary source of latency is the conversion of the radar signal between the analog and digital domains. This paper thoroughly analyzes delay sources in digital radar simulation. On the basis of this analysis, the low latency simulator design is presented. The design was evaluated with an FPGA based target simulator. The experimental results present the overall system latency and comparison with similar solutions.
Název v anglickém jazyce
Low Latency Digital Radar Target Simulator Design
Popis výsledku anglicky
During the digital simulation of the synthetic target to the automotive radar sensor, low latency is an important parameter. This parameter defines the minimum range of the simulated obstacle. Each 6.67 ns of latency increases the minimum target distance per meter. The primary source of latency is the conversion of the radar signal between the analog and digital domains. This paper thoroughly analyzes delay sources in digital radar simulation. On the basis of this analysis, the low latency simulator design is presented. The design was evaluated with an FPGA based target simulator. The experimental results present the overall system latency and comparison with similar solutions.
Klasifikace
Druh
D - Stať ve sborníku
CEP obor
—
OECD FORD obor
20201 - Electrical and electronic engineering
Návaznosti výsledku
Projekt
—
Návaznosti
I - Institucionalni podpora na dlouhodoby koncepcni rozvoj vyzkumne organizace
Ostatní
Rok uplatnění
2024
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Údaje specifické pro druh výsledku
Název statě ve sborníku
2024 IEEE International Workshop on Metrology for Automotive
ISBN
979-8-3503-8498-7
ISSN
—
e-ISSN
—
Počet stran výsledku
5
Strana od-do
24-28
Název nakladatele
IEEE
Místo vydání
Halifax
Místo konání akce
Bologna
Datum konání akce
26. 6. 2024
Typ akce podle státní příslušnosti
WRD - Celosvětová akce
Kód UT WoS článku
001294453100004