Safety core approach for the system with high demands for a safety and reliability design in a partially dynamically reconfigurable field-programmable gate array (FPGA)
Identifikátory výsledku
Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21260%2F11%3A00187492" target="_blank" >RIV/68407700:21260/11:00187492 - isvavai.cz</a>
Výsledek na webu
—
DOI - Digital Object Identifier
—
Alternativní jazyky
Jazyk výsledku
angličtina
Název v původním jazyce
Safety core approach for the system with high demands for a safety and reliability design in a partially dynamically reconfigurable field-programmable gate array (FPGA)
Popis výsledku v původním jazyce
This paper deals with a new approach to designing the micro-electronic system suitable for mass-parallel and neuronal structures realizations in which the high demand on safety and reliability is given. The presented concept is based on the FPGA platform. Authors point out various kinds of faults which can possibly occur during system cycle. Furthermore, authors introduce the Safety Core principle and define systems for which it is applicable. There are possibilities of using partial dynamic reconfiguration shown in this paper in the context of FPGA fabric testing, faults catching and correcting.
Název v anglickém jazyce
Safety core approach for the system with high demands for a safety and reliability design in a partially dynamically reconfigurable field-programmable gate array (FPGA)
Popis výsledku anglicky
This paper deals with a new approach to designing the micro-electronic system suitable for mass-parallel and neuronal structures realizations in which the high demand on safety and reliability is given. The presented concept is based on the FPGA platform. Authors point out various kinds of faults which can possibly occur during system cycle. Furthermore, authors introduce the Safety Core principle and define systems for which it is applicable. There are possibilities of using partial dynamic reconfiguration shown in this paper in the context of FPGA fabric testing, faults catching and correcting.
Klasifikace
Druh
J<sub>x</sub> - Nezařazeno - Článek v odborném periodiku (Jimp, Jsc a Jost)
CEP obor
JO - Pozemní dopravní systémy a zařízení
OECD FORD obor
—
Návaznosti výsledku
Projekt
—
Návaznosti
S - Specificky vyzkum na vysokych skolach
Ostatní
Rok uplatnění
2011
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Údaje specifické pro druh výsledku
Název periodika
Neural Network World
ISSN
1210-0552
e-ISSN
—
Svazek periodika
21
Číslo periodika v rámci svazku
5
Stát vydavatele periodika
CZ - Česká republika
Počet stran výsledku
8
Strana od-do
453-460
Kód UT WoS článku
000297179900005
EID výsledku v databázi Scopus
—