SPONA - Zvýšení spolehlivosti nanoscale obvodů
Cíle projektu
Cílem projektu je vytvoření metodiky pro posouzení a ověření spolehlivosti obvodů vyráběných moderními výrobními technologiemi tzv. nano-scale obvodů. Tyto technologie (nejen zdokonalené CMOS procesy, ale i technologie Carbon-Nano-Tube, Graphen, Si-nanowires atp.) vyžadují odlišný přístup z hlediska spolehlivosti. Je třeba brát v úvahu nové modely poruch, nové testovací techniky, implementovat přístupy, které umožní průběžné vyhodnocování parametrů kritických obvodů a pod. Cílem projektu tedy je analýzatypů poruch nových technologií, vytvoření nových či zdokonalení existujících nástrojů pro přípravu testovacích dat se zahrnutím dalších typů poruch a v neposlední řadě i vytvoření metodiky pro vyhodnocování spolehlivosti obvodů. Tyto cíle jsou zaměřenyjak na standardní ASIC obvody, tak na obvody umožňující změnu funkce pomocí částečné i úplné rekonfigurace (FPGA obvody) - součástí řešení je tedy i metodika implementace požadovaných funkcí do těchto obvodů a implementace do víceprocesorových systémů.
Klíčová slova
spolehlivostodolnost proti poruchámčíslicové systémyprogramovatelné obvodyrekonfigurovatelné obvodykomprese testovacích dat
Veřejná podpora
Poskytovatel
Ministerstvo školství, mládeže a tělovýchovy
Program
COST CZ
Veřejná soutěž
COST CZ 3 (SMSM2013LD3)
Hlavní účastníci
Technická univerzita v Liberci / Fakulta mechatroniky, informatiky a mezioborových studií
Druh soutěže
VS - Veřejná soutěž
Číslo smlouvy
MSMT-9339/2013-311
Alternativní jazyk
Název projektu anglicky
Improvement in Reliability of Nano-scale circuits
Anotace anglicky
The project aim is a developement of a techniques and methodology for verification of the reliability of integrated circuits produced by nowadays technologies, usually described as nano-scale IC. These technologies (advanced CMOS processes, CNT - CarbonNano-Tube, graphene, Si-nanowires, etc.) requires a different approach in terms of reliability. It is necessary to take into account new fault models and new test techniques, to implement new approaches that enable continuous evaluation of the critical parameters of the integrated circuits. Aim of the project is to analyze the fault types and create new tools for the preparation of test data which can cover other types of failures. These objectives are focused both on a standard ASIC circuits and on circuits which allow the change of the functionality using partial or full reconfiguration (FPGA circuits) - part of this solution is the methodology of implementation of desired functions to these circuits and also implementation in multiprocessor systems.
Vědní obory
Kategorie VaV
ZV - Základní výzkum
CEP - hlavní obor
JA - Elektronika a optoelektronika, elektrotechnika
CEP - vedlejší obor
JC - Počítačový hardware a software
CEP - další vedlejší obor
—
OECD FORD - odpovídající obory
(dle převodníku)20201 - Electrical and electronic engineering
20206 - Computer hardware and architecture
Hodnocení dokončeného projektu
Hodnocení poskytovatelem
U - Uspěl podle zadání (s publikovanými či patentovanými výsledky atd.)
Zhodnocení výsledků projektu
Projekt LD13019 cílil na zvýšení spolehlivosti moderních nanostruktur a mikroelektronických obvodů pomocí unikátních metod detekce, měření, zpracování i implementace včetně využití flexibilní rekonfigurace a podpory zabudovaných operačních systémů. Zaměřili jsme se rovněž na rozšíření kontaktů a spolupráce s partnery nejen v projektu COST Median, zástupci výrobců a dalšími vědeckými pracovišti ohledně vlastností moderních mikroelektronických obvodů. Výsledky byly publikovány v oblasti všech hlavních cílů, jak ve formě publikací na prestižních konferencích, tak ve formě dostupných aplikací. Výsledkem jsou pracovní pobyty v zahraničí, společné publikace či úspěšně obhájených disertačních prací v přímé souvislosti s tímto projektem. V rámci řešení COST projektu jsme pořádali také velmi dobře hodnocenou ISTS (International Summer Training School) v červenci 2015 v Praze. Navázaná spolupráce v oblasti výzkumu bude pokračovat i v dalších letech.
Termíny řešení
Zahájení řešení
21. 3. 2013
Ukončení řešení
30. 11. 2015
Poslední stav řešení
U - Ukončený projekt
Poslední uvolnění podpory
26. 2. 2015
Dodání dat do CEP
Důvěrnost údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Systémové označení dodávky dat
CEP16-MSM-LD-U/02:1
Datum dodání záznamu
11. 10. 2017
Finance
Celkové uznané náklady
773 tis. Kč
Výše podpory ze státního rozpočtu
773 tis. Kč
Ostatní veřejné zdroje financování
0 tis. Kč
Neveřejné tuz. a zahr. zdroje finan.
0 tis. Kč
Základní informace
Uznané náklady
773 tis. Kč
Statní podpora
773 tis. Kč
100%
Poskytovatel
Ministerstvo školství, mládeže a tělovýchovy
CEP
JA - Elektronika a optoelektronika, elektrotechnika
Doba řešení
21. 03. 2013 - 30. 11. 2015