Technologie pro zlepšení testovatelnosti moderních číslicových obvodů

Poskytovatel

Akademie věd České republiky

Program

Podpora projektů cíleného výzkumu (Národní program výzkumu)

Veřejná soutěž

Podpora projektů cíleného výzkumu 2 (SAV02005-NC)

Hlavní účastníci

—

Druh soutěže

VS - Veřejná soutěž

Číslo smlouvy

1QS108040510

Název projektu anglicky

Technology for improving the testability of modern digital circuits

Anotace anglicky

The project aims at creating a new technology for diagnosing SoC-type digital circuits; project outputs will be a prototype and methodology. The method used for testing SoC circuits will be based on the so-called RESPIN architecture (IEEE P1500 compliant). The RESPIN architecture considers reconfiguration of each circuit core so that each core can be tested by the cores in its neighbourhood. Test vectors can be applied in a compressed form and the decompression can be done in the circuit using the neighbouring reconfigurable cores. The compressed test vectors for this architecture will be generated using the COMPAS tool designed and implemented by the applicant's team. The prototype will be implemented using the FPGA circuits from Atmel. To improve thetestability of the designed circuits a tool will be created that will speed up fault simulation using circuit models implemented in dynamically reconfigurable FPGA circuits.

Kategorie VaV

NV - Neprůmyslový výzkum (aplikovaný výzkum s výjimkou průmyslového)

CEP - hlavní obor

JC - Počítačový hardware a software

CEP - vedlejší obor

JA - Elektronika a optoelektronika, elektrotechnika

CEP - další vedlejší obor

—

OECD FORD - odpovídající obory <br>(dle <a href="http://www.vyzkum.cz/storage/att/E6EF7938F0E854BAE520AC119FB22E8D/Prevodnik_oboru_Frascati.pdf">převodníku</a>)

20201 - Electrical and electronic engineering<br>20206 - Computer hardware and architecture

Hodnocení poskytovatelem

U - Uspěl podle zadání (s publikovanými či patentovanými výsledky atd.)

Zhodnocení výsledků projektu

Vvtvořena technologie diagnostiky SoC obvodu využívající RESPIN architekturu a nový komprimační prostředek COMPAS. Vyvinut prostředek pro urychlení simulace poruch obvodu pomocí modelování na FPGA a zrychlující simulaci obvodu 10 krát.

Zahájení řešení

1. 1. 2005

Ukončení řešení

31. 12. 2008

Poslední stav řešení

U - Ukončený projekt

Poslední uvolnění podpory

21. 2. 2008

Důvěrnost údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Systémové označení dodávky dat

CEP09-AV0-1Q-U/03:3

Datum dodání záznamu

2. 7. 2009

Celkové uznané náklady

6 464 tis. Kč

Výše podpory ze státního rozpočtu

6 464 tis. Kč

Ostatní veřejné zdroje financování

0 tis. Kč

Neveřejné tuz. a zahr. zdroje finan.

0 tis. Kč