All

What are you looking for?

All
Projects
Results
Organizations

Quick search

  • Projects supported by TA ČR
  • Excellent projects
  • Projects with the highest public support
  • Current projects

Smart search

  • That is how I find a specific +word
  • That is how I leave the -word out of the results
  • “That is how I can find the whole phrase”

Simulaton of Digital Clock and Data Recovery of Strongly Disturbed Signals

The result's identifiers

  • Result code in IS VaVaI

    <a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F07%3APU67574" target="_blank" >RIV/00216305:26220/07:PU67574 - isvavai.cz</a>

  • Result on the web

  • DOI - Digital Object Identifier

Alternative languages

  • Result language

    angličtina

  • Original language name

    Simulaton of Digital Clock and Data Recovery of Strongly Disturbed Signals

  • Original language description

    The paper describes a simulation model of a software and hardware recovery circuit. Performance of both models is compared and drawbacks of software recovery are discussed. To model different link conditions, signal source and data path models were created (to model jitter and noise of received signal). All simulations were performed in the Mentor Graphic's SystemVision 4.4 environment using VHDL-AMS models of signal source, data path and recovery circuits. The software recovery algorithm is written insynthesizable subset of VHDL and can be directly used as a part of an FPGA design.

  • Czech name

    Simulace obnovy datového a hodinového signálu ze silně zarušených signálů

  • Czech description

    Článek se zabývá simulací modelů softwarové a hardwarové obnovy hodinového signálu. Jsou porovnány vlastnosti obou metod a shrnuty jejich výhody a nevýhody. Aby bylo možné modelovat různé podmínky na přenosové trase, byl vytvořen model zdroje datového signálu a digitálního kanálu (lze modelovat jitter i šum přijímaného signálu). Všechny simulace byly provedeny v prostředí SystemVision 4.4 firmy Mentor Graphics pomocí modelů popsaných jazykem VHDL-AMS (zdroj signálu, přenosový kanál a hardwarová obnova dat). Model softwarové obnovy dat byl popsán pomocí syntetizovatelné části jazyka VHDL a může tak být přímo použit jako součást designu pro FPGA.

Classification

  • Type

    D - Article in proceedings

  • CEP classification

    JA - Electronics and optoelectronics

  • OECD FORD branch

Result continuities

  • Project

    Result was created during the realization of more than one project. More information in the Projects tab.

  • Continuities

    P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>Z - Vyzkumny zamer (s odkazem do CEZ)

Others

  • Publication year

    2007

  • Confidentiality

    S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Data specific for result type

  • Article name in the collection

    Proceedings of 17th International Conference Radioelektronika 2007

  • ISBN

    978-80-214-3390

  • ISSN

  • e-ISSN

  • Number of pages

    4

  • Pages from-to

    211-214

  • Publisher name

    MJ servicsBožetěchova 133, 612 00 Brno, Czech Republic

  • Place of publication

    Department of Radio Electronics, Brno University

  • Event location

    Brno

  • Event date

    Apr 24, 2007

  • Type of event by nationality

    CST - Celostátní akce

  • UT code for WoS article