Design and Implementation of the Memory Scheduler for the FPGA - Based Router

Result code in IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F63839172%3A_____%2F04%3A00000036" target="_blank" >RIV/63839172:_____/04:00000036 - isvavai.cz</a>

Result on the web

—

DOI - Digital Object Identifier

—

Result language

angličtina

Original language name

Design and Implementation of the Memory Scheduler for the FPGA - Based Router

Original language description

This paper deals with a design of a memory scheduler as a part of the Liberouter project. Nowadays, the majority of the designs of memory schedulers is aimed at providing a high throughput while using a high-capacity DDR SDRAM memory. The memory scheduler is FPGA-based. This allows us to test many versions of the design with real network traffic and to set optimal parameters for the memory scheduler units. For reasons of capacity and throughput we use DDR SDRAM memory. The effective DRAM access time isreduced by overlapping multiple accesses to different banks in a special queue composed of the FPGA embedded Block SelectRAMTMs.

Czech name

Návrh a implementace řadiče dynamické paměti směrovače založeného na FPGA

Czech description

> > Tento článek se zabývá návrhem paměťového řadiče, který je částí projektu Liberouter. V dnešní době se většina návrhů řadičů pamětí zaměřuje na dosažení co nejvyšší propustnosti při použití vysokokapacitních DDR SDRAM pamětí. Řadič dynamické paměti je založen na FPGA. Toto nám dovoluje testovat mnoho verzí návrhu se skutečným provozem na síti a nastavení optimálních parametrů pro jednotky paměťového řadiče. Z důvodů propustnosti a kapacity používáme DDR SDRAM paměť. Efektivní přístupová doba DRAM jesnižována rozprostíráním několikanásobných přístupů do různých banků ve speciální frontě složené z Block SelectRAMTM vestavěných do FPGA.

Type

D - Article in proceedings

CEP classification

JC - Computer hardware and software

OECD FORD branch

—

Project

—

Continuities

Z - Vyzkumny zamer (s odkazem do CEZ)

Publication year

2004

Confidentiality

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Article name in the collection

Field Programmable Logic and Application

ISBN

—

ISSN

—

e-ISSN

—

Number of pages

6

Pages from-to

1133-1139

Publisher name

Springel-Verlag

Place of publication

Leuven, Belgium

Event location

Leuven, Belgium

Event date

Jan 1, 2004

Type of event by nationality

WRD - Celosvětová akce

UT code for WoS article

—