Virtual Testing Environment for A/D Converters in Verilog-A and Maple Platform

Result code in IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F08%3A03145719" target="_blank" >RIV/68407700:21230/08:03145719 - isvavai.cz</a>

Result on the web

—

DOI - Digital Object Identifier

—

Result language

angličtina

Original language name

Virtual Testing Environment for A/D Converters in Verilog-A and Maple Platform

Original language description

This paper deals with the implementation issues of building Virtual Testing Environment (VTE) for performance extraction of A/D converters. Here, the term "virtual" implies to the fact that the ADC testing is done yet in the circuit design on a base of an ADC model capable to capture the ADC error sources occurring in the integrated circuit structure. The first part of the contribution concerns significant properties of two proposed VTE algorithm implementations, the first one employing Verilog-A behavioral module and the second which is created in Maple environment with built-in libraries for circuit analysis. The performance of both VTE implementations is evaluated at system-level and by simulation of residual non-linearity with an ideal ADC model.

Czech name

Virtuální testovací rozhraní pro A/D převodníky, implementované ve Verilog-A a Maple platformě

Czech description

Příspěvek se zabývá otázkami implementace při vytvářeni Virtuálního testovacího rozhraní k extrakci parametrů A/D převodníků. Termín virtuální odpovídá skutečnosti, že testování je provedeno již na úrovni ADC modelu, který je schopen postihnout chybové zdroje vznikající v konkrétní integrované struktuře. První část příspěvku se zabývá význačnými vlastnostmi dvou navržených implementací algoritmu, první popisující behaviorální modul ve Verilog-A a druhá, postavená na bázi Maple s vestavěnými knihovnami pro obvodovou analýzu. Výkonnost obou variant je porovnána na systémové úrovni a z hlediska simulace reziduálních nelinearit.

Type

D - Article in proceedings

CEP classification

JA - Electronics and optoelectronics

OECD FORD branch

—

Project

<a href="/en/project/GA102%2F07%2F1186" target="_blank" >GA102/07/1186: Sophisticated methods of the analog and mixed-signal circuits design in sub-micron technologies</a><br>

Continuities

Z - Vyzkumny zamer (s odkazem do CEZ)

Publication year

2008

Confidentiality

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Article name in the collection

Proc. of 11th IEEE Design and Diagnostics of Electronic Circuits and Systems Workshop 2008 (DDECS'08)

ISBN

978-1-4244-2276-0

ISSN

—

e-ISSN

—

Number of pages

4

Pages from-to

—

Publisher name

IEEE Computer Society Press

Place of publication

Los Alamitos

Event location

Bratislava

Event date

Apr 16, 2008

Type of event by nationality

WRD - Celosvětová akce

UT code for WoS article

—