VHDL RT Level Parser/Analyser of a Source Code

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F00%3APU28630" target="_blank" >RIV/00216305:26220/00:PU28630 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

VHDL RT Level Parser/Analyser of a Source Code

Popis výsledku v původním jazyce

During our research activities in the field of testability analysis it was revealed that it is reasonable to perform the algorithms not on the VHDL source file, but rather on "an useable database" which reflects the structure of the circuit under analysis and the diagnostic features of the elements and connections between them. For this purpose an interface between VHDL source text and the software performing the analysis was defined. The paper deals with a special parser/analyser that accepts a subsetof the IEEE Standard 1076 Hardware Description Language oriented to description of digital circuits on RT level of modelling. The parser/analyser produces a special database of four mutually depending files that is suitable for testability analysis.

Název v anglickém jazyce

VHDL RT Level Parser/Analyser of a Source Code

Popis výsledku anglicky

During our research activities in the field of testability analysis it was revealed that it is reasonable to perform the algorithms not on the VHDL source file, but rather on "an useable database" which reflects the structure of the circuit under analysis and the diagnostic features of the elements and connections between them. For this purpose an interface between VHDL source text and the software performing the analysis was defined. The paper deals with a special parser/analyser that accepts a subsetof the IEEE Standard 1076 Hardware Description Language oriented to description of digital circuits on RT level of modelling. The parser/analyser produces a special database of four mutually depending files that is suitable for testability analysis.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GA102%2F98%2F1463" target="_blank" >GA102/98/1463: Metodika a prostředky pro analýzu testovatelnosti digitálních obvodů</a><br>

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2000

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of the fourth international scientific conference Electronic Computers & Informatics'2000

ISBN

80-88922-25-9

ISSN

—

e-ISSN

—

Počet stran výsledku

6

Strana od-do

150-155

Název nakladatele

Faculty of Electrical Engineering and Informatics, University of Technology Košice

Místo vydání

Košice

Místo konání akce

Košice

Datum konání akce

30. 11. 1999

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—