Specification and Synthesis of Reusable Modules in VHDL

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F01%3APU28646" target="_blank" >RIV/00216305:26220/01:PU28646 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Specification and Synthesis of Reusable Modules in VHDL

Popis výsledku v původním jazyce

Hardware-Software codesign, which implements a given specification with a set of system components such as ASIC, FPGA, CPLD, and processors, includes several key tasks such as system component allocation, functional partitioning, quality metrics estimation, and design space exploration. Hardware synthesis of embedded cores is one of the hardware-software codesign steps. In this paper, we focus on hardware reusable module specification. In addition, we describe how we can get many implementations to thespecified reusable module using design space exploration during high-level synthesis (HLS) process. We propose a reusable module specification figure, and identify main concepts of the component created by the proposed methodology.

Název v anglickém jazyce

Specification and Synthesis of Reusable Modules in VHDL

Popis výsledku anglicky

Hardware-Software codesign, which implements a given specification with a set of system components such as ASIC, FPGA, CPLD, and processors, includes several key tasks such as system component allocation, functional partitioning, quality metrics estimation, and design space exploration. Hardware synthesis of embedded cores is one of the hardware-software codesign steps. In this paper, we focus on hardware reusable module specification. In addition, we describe how we can get many implementations to thespecified reusable module using design space exploration during high-level synthesis (HLS) process. We propose a reusable module specification figure, and identify main concepts of the component created by the proposed methodology.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GA102%2F01%2F1531" target="_blank" >GA102/01/1531: Formální postupy v diagnostice číslicových obvodů - verifikace testovatelného návrhu</a><br>

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2001

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of fourth International Wokshop on IEEE Design and Diagnostics of Electronic Circuits and Systems IEEE DDCSE01

ISBN

963-7175-16-4

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

137-140

Název nakladatele

SZIF-UNIVERSITAS Ltd., Hungary

Místo vydání

Gyor, Hungary

Místo konání akce

Gyor

Datum konání akce

18. 4. 2001

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—