Modelování a návrh nové architektury modulátoru sigma-delta pro senzorové měření.

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F05%3APU51427" target="_blank" >RIV/00216305:26220/05:PU51427 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Modeling and Design of a Novel Architecture of Sigma-Delta Converter for Sensor Measurement

Popis výsledku v původním jazyce

This paper presents a novel architecture of high-order single-stage sigma-delta (&#931;&#916;) converter for sensor measurement. The two-step quantization technique was utilized to design of novel architecture of &#931;&#916; modulator. The time steps are interleaved to achieve resolution improvement without decreasing of conversion speed. This technique can be useful for low oversampling ratio. The novel architecture was designed to obtain high dynamic range of input signal, high signal-to-noise ratioand high reliability. This paper describes steps involved in a new VHDL design of a decimation filter for a &#931;&#916; modulator. Parameters of decimation filter are derived from the specifications of the overall &#931;&#916; modulator. The proposed architecture of switched-capacitor (SC) &#931;&#916; modulator was simulated with nonidealities blocks, such as sampling jitter, noise, and operational amplifier parameters (white noise, finite dc gain, finite bandwidth, slew rate and satu

Název v anglickém jazyce

Modeling and Design of a Novel Architecture of Sigma-Delta Converter for Sensor Measurement

Popis výsledku anglicky

This paper presents a novel architecture of high-order single-stage sigma-delta (&#931;&#916;) converter for sensor measurement. The two-step quantization technique was utilized to design of novel architecture of &#931;&#916; modulator. The time steps are interleaved to achieve resolution improvement without decreasing of conversion speed. This technique can be useful for low oversampling ratio. The novel architecture was designed to obtain high dynamic range of input signal, high signal-to-noise ratioand high reliability. This paper describes steps involved in a new VHDL design of a decimation filter for a &#931;&#916; modulator. Parameters of decimation filter are derived from the specifications of the overall &#931;&#916; modulator. The proposed architecture of switched-capacitor (SC) &#931;&#916; modulator was simulated with nonidealities blocks, such as sampling jitter, noise, and operational amplifier parameters (white noise, finite dc gain, finite bandwidth, slew rate and satu

Druh

D - Stať ve sborníku

CEP obor

JA - Elektronika a optoelektronika, elektrotechnika

OECD FORD obor

—

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2005

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

EDS'05 IMAPS CS INTERNATIONAL CONFERENCE PROCEEDINGS

ISBN

80-214-2990-9

ISSN

—

e-ISSN

—

Počet stran výsledku

6

Strana od-do

148-153

Název nakladatele

Ing. Zdenek Novotny CSc.

Místo vydání

Brno

Místo konání akce

Brno

Datum konání akce

15. 9. 2005

Typ akce podle státní příslušnosti

CST - Celostátní akce

Kód UT WoS článku

—