Modelování nové architektury sigma-delta modulátoru s vícebitovým zpracováním

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F06%3APU57572" target="_blank" >RIV/00216305:26220/06:PU57572 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Modeling and design of novel architecture of multibit switched-capacitor sigma-delta converter with two-step quantization process

Popis výsledku v původním jazyce

This paper presents a novel architecture of high-order single-stage sigma-delta (&#931;&#916;) converter for sensor measurement. The two-step quantization technique was utilized to design of novel architecture of &#931;&#916; modulator. The time steps are interleaved to achieve resolution improvement without decreasing of conversion speed. This technique can be useful for low oversampling ratio. The novel architecture was designed to obtain high dynamic range of input signal, high signal-to-noise ratioand high reliability. This paper describes steps involved in a new VHDL design of a decimation filter for a &#931;&#916; modulator. Parameters of decimation filter are derived from the specifications of the overall &#931;&#916; modulator. The proposed architecture of switched-capacitor (SC) &#931;&#916; modulator was simulated with nonidealities blocks, such as sampling jitter, noise, and operational amplifier parameters (white noise, finite dc gain, finite bandwidth, slew rate and satur

Název v anglickém jazyce

Modeling and design of novel architecture of multibit switched-capacitor sigma-delta converter with two-step quantization process

Popis výsledku anglicky

This paper presents a novel architecture of high-order single-stage sigma-delta (&#931;&#916;) converter for sensor measurement. The two-step quantization technique was utilized to design of novel architecture of &#931;&#916; modulator. The time steps are interleaved to achieve resolution improvement without decreasing of conversion speed. This technique can be useful for low oversampling ratio. The novel architecture was designed to obtain high dynamic range of input signal, high signal-to-noise ratioand high reliability. This paper describes steps involved in a new VHDL design of a decimation filter for a &#931;&#916; modulator. Parameters of decimation filter are derived from the specifications of the overall &#931;&#916; modulator. The proposed architecture of switched-capacitor (SC) &#931;&#916; modulator was simulated with nonidealities blocks, such as sampling jitter, noise, and operational amplifier parameters (white noise, finite dc gain, finite bandwidth, slew rate and satur

Druh

D - Stať ve sborníku

CEP obor

JA - Elektronika a optoelektronika, elektrotechnika

OECD FORD obor

—

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2006

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

The International Conference on Systems, IEEE Computer Society

ISBN

0-7695-2540-7

ISSN

—

e-ISSN

—

Počet stran výsledku

6

Strana od-do

—

Název nakladatele

Morne, Mauritius

Místo vydání

NEUVEDEN

Místo konání akce

Morne

Datum konání akce

26. 4. 2006

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—