Modelovanie, implementácia a testovanie asynchrónnych obvodov v štruktúrach hradlových polí

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F08%3APU75989" target="_blank" >RIV/00216305:26220/08:PU75989 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

čeština

Název v původním jazyce

Modelovanie, implementácia a testovanie asynchrónnych obvodov v štruktúrach hradlových polí

Popis výsledku v původním jazyce

Tento článok popisuje problematiku modelovania a implementácie asynchrónnych obvodov od základných konštrukcií až po stavové automaty v programovateľných logických obvodoch FPGA a ASIC. Ďalej predostiera možnosti testovania týchto štruktúr a návrhu pre testabilitu.

Název v anglickém jazyce

Simulation, implementation and testing of asynchronous circuits in gate arrays structures

Popis výsledku anglicky

This article refers with asynchronous circuits issues from basic structures to state machines in programmable logical devices FPGA and ASIC. It refers also with design for testability.

Druh

D - Stať ve sborníku

CEP obor

JA - Elektronika a optoelektronika, elektrotechnika

OECD FORD obor

—

Projekt

<a href="/cs/project/GD102%2F08%2FH027" target="_blank" >GD102/08/H027: Pokročilé metody, struktury a komponenty elektronické bezdrátové komunikace</a><br>

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2008

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Pokročilé metody, struktury a komponenty elektronické bezdrátové komunikace

ISBN

978-80-214-3753-1

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

—

Název nakladatele

Neuveden

Místo vydání

Neuveden

Místo konání akce

Brno

Datum konání akce

26. 11. 2008

Typ akce podle státní příslušnosti

CST - Celostátní akce

Kód UT WoS článku

—