DIGITAL PHASE-LOCKED LOOP FOR DATA CLOCK RECOVERY SYSTEM

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F09%3APU78912" target="_blank" >RIV/00216305:26220/09:PU78912 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

DIGITAL PHASE-LOCKED LOOP FOR DATA CLOCK RECOVERY SYSTEM

Popis výsledku v původním jazyce

This application note contains detail description and implementation of digital phase-locked loop (for short DPLL) designed by using VHSIC hardware description language (for short VHDL). This programming language was developed for hardware design of microchips and digital circuits, later adapted for programming FPGA and CPLD circuits. FPGAs and CPLDs are very useful for making design models, so we are able to test the design before fabrication. DPLL is analogous to PLL constructed from analog electroniccomponents. Wide usage (FM demodulation, FSK demodulation, tone decoding, frequency multiplication, clock synchronization) makes from DPLL or PLL important electronic component in signal processing and digital systems. Design described in this paper wasused as clock recovery and input data synchronization system by implementation of USB protocol into FPGA circuit again by using VHD language.

Název v anglickém jazyce

DIGITAL PHASE-LOCKED LOOP FOR DATA CLOCK RECOVERY SYSTEM

Popis výsledku anglicky

This application note contains detail description and implementation of digital phase-locked loop (for short DPLL) designed by using VHSIC hardware description language (for short VHDL). This programming language was developed for hardware design of microchips and digital circuits, later adapted for programming FPGA and CPLD circuits. FPGAs and CPLDs are very useful for making design models, so we are able to test the design before fabrication. DPLL is analogous to PLL constructed from analog electroniccomponents. Wide usage (FM demodulation, FSK demodulation, tone decoding, frequency multiplication, clock synchronization) makes from DPLL or PLL important electronic component in signal processing and digital systems. Design described in this paper wasused as clock recovery and input data synchronization system by implementation of USB protocol into FPGA circuit again by using VHD language.

Druh

D - Stať ve sborníku

CEP obor

JA - Elektronika a optoelektronika, elektrotechnika

OECD FORD obor

—

Projekt

—

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2009

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Electronic Devices and Systems EDS 08

ISBN

978-80-214-3717-3

ISSN

—

e-ISSN

—

Počet stran výsledku

7

Strana od-do

383-389

Název nakladatele

Ing. Zdeněk Novotný

Místo vydání

Brno

Místo konání akce

Brno

Datum konání akce

2. 9. 2009

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—