IMPROVED DESIGN FOR MODULO 2n+1 ADDER

Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F10%3APU87910" target="_blank" >RIV/00216305:26220/10:PU87910 - isvavai.cz</a>
Výsledek na webu
—
DOI - Digital Object Identifier
—

Jazyk výsledku
angličtina
Název v původním jazyce
IMPROVED DESIGN FOR MODULO 2n+1 ADDER
Popis výsledku v původním jazyce
2n + 1 modular adders are widely used in Residue Number System arithmetic. Their performance is restricted due to the hardware implementation complexity. In this paper a novel circuit design for 2n + 1 adder has been proposed. This design reduces the bitlength of operands used in most 2n + 1 residue adders from (n+1) to n bit long. Thereby complexity of VLSI implementation and delay of the overall system will be reduced. The proposed circuit has been implemented using VHDL to prove the theoretical consideration.
Název v anglickém jazyce
IMPROVED DESIGN FOR MODULO 2n+1 ADDER
Popis výsledku anglicky
2n + 1 modular adders are widely used in Residue Number System arithmetic. Their performance is restricted due to the hardware implementation complexity. In this paper a novel circuit design for 2n + 1 adder has been proposed. This design reduces the bitlength of operands used in most 2n + 1 residue adders from (n+1) to n bit long. Thereby complexity of VLSI implementation and delay of the overall system will be reduced. The proposed circuit has been implemented using VHDL to prove the theoretical consideration.

Rok uplatnění
2010
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku
Electronic Devices and Systems IMAPS CS International Conference 2010
ISBN
978-80-214-4138-5
ISSN
—
e-ISSN
—
Počet stran výsledku
3
Strana od-do
—
Název nakladatele
Neuveden
Místo vydání
Brno
Místo konání akce
Brno
Datum konání akce
1. 9. 2010
Typ akce podle státní příslušnosti
WRD - Celosvětová akce
Kód UT WoS článku
—

Podobné výsledky(10)