Acceleration of AES Encryption Algorithm Using Field Programmable Gate Arrays

Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26220%2F16%3APU120115" target="_blank" >RIV/00216305:26220/16:PU120115 - isvavai.cz</a>
Výsledek na webu
<a href="http://www.sciencedirect.com/science/article/pii/S2405896316327136" target="_blank" >http://www.sciencedirect.com/science/article/pii/S2405896316327136</a>
DOI - Digital Object Identifier
<a href="http://dx.doi.org/10.1016/j.ifacol.2016.12.075" target="_blank" >10.1016/j.ifacol.2016.12.075</a>

Jazyk výsledku
angličtina
Název v původním jazyce
Acceleration of AES Encryption Algorithm Using Field Programmable Gate Arrays
Popis výsledku v původním jazyce
This article deals with encryption on Field Programmable Gate Array (FPGA). The first part describes current state of symmetric and asymmetric cryptography. The following part focuses on the AES algorithm and its implementation in VHDL language. The last part shows testing results of mentioned implementation on card NFB-40G2 containing FPGA from Xilinx series Virtex-7.
Název v anglickém jazyce
Acceleration of AES Encryption Algorithm Using Field Programmable Gate Arrays
Popis výsledku anglicky
This article deals with encryption on Field Programmable Gate Array (FPGA). The first part describes current state of symmetric and asymmetric cryptography. The following part focuses on the AES algorithm and its implementation in VHDL language. The last part shows testing results of mentioned implementation on card NFB-40G2 containing FPGA from Xilinx series Virtex-7.

Projekt
Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.
Návaznosti
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění
2016
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Podobné výsledky(10)