Testability Improvements Based on the Combination of Analytical and Evolutionary Approaches at RT Level

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F02%3APU36249" target="_blank" >RIV/00216305:26230/02:PU36249 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Testability Improvements Based on the Combination of Analytical and Evolutionary Approaches at RT Level

Popis výsledku v původním jazyce

In the paper a new heuristic approach to the RTL testability analysis is presented. It is shown how the values of controllability/observability factors reflecting the structure of the circuit and other factors can be utilised to find solutions which aresub-optimal but still acceptable for the designer. The goal of the methodology is to enable the identification of such testability solutions which satisfy concrete requirements in terms of the number of registers included into the scan chain, the area ooverhead and the test application time as a result of RTL testability analysis. The approach is based on the combination of analytical and evolutionary approaches at the RT level.

Název v anglickém jazyce

Testability Improvements Based on the Combination of Analytical and Evolutionary Approaches at RT Level

Popis výsledku anglicky

In the paper a new heuristic approach to the RTL testability analysis is presented. It is shown how the values of controllability/observability factors reflecting the structure of the circuit and other factors can be utilised to find solutions which aresub-optimal but still acceptable for the designer. The goal of the methodology is to enable the identification of such testability solutions which satisfy concrete requirements in terms of the number of registers included into the scan chain, the area ooverhead and the test application time as a result of RTL testability analysis. The approach is based on the combination of analytical and evolutionary approaches at the RT level.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GA102%2F01%2F1531" target="_blank" >GA102/01/1531: Formální postupy v diagnostice číslicových obvodů - verifikace testovatelného návrhu</a><br>

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2002

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of Euromicro Symposium on Digital System Design Architectures, Methods and Tools DSD'2002

ISBN

0-7695-1790-0

ISSN

—

e-ISSN

—

Počet stran výsledku

8

Strana od-do

166-173

Název nakladatele

IEEE Computer Society Press

Místo vydání

Los Alamitos

Místo konání akce

Dortmund

Datum konání akce

4. 9. 2002

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—