Nested Loops Degree Impact on RTL Digital Circuit Testability

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F03%3APU42507" target="_blank" >RIV/00216305:26230/03:PU42507 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Nested Loops Degree Impact on RTL Digital Circuit Testability

Popis výsledku v původním jazyce

The existence of loops in a circuit structure causes problems in both test generation and application. Thus, the problem of identifying loops becomes an important task during testability analysis or, later, e.g., during allocation-for testability process. When nested loops occur in the circuit, it is necessary to accurately determine the most nested one to improve circuit testability significantly, with minimal design cost. This paper deals with the problem of identifying nested loops including their neesting degree in the register-transfer level (RTL) digital circuit structure as well as with the impact of such loops on the circuit testability.

Název v anglickém jazyce

Nested Loops Degree Impact on RTL Digital Circuit Testability

Popis výsledku anglicky

The existence of loops in a circuit structure causes problems in both test generation and application. Thus, the problem of identifying loops becomes an important task during testability analysis or, later, e.g., during allocation-for testability process. When nested loops occur in the circuit, it is necessary to accurately determine the most nested one to improve circuit testability significantly, with minimal design cost. This paper deals with the problem of identifying nested loops including their neesting degree in the register-transfer level (RTL) digital circuit structure as well as with the impact of such loops on the circuit testability.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GA102%2F01%2F1531" target="_blank" >GA102/01/1531: Formální postupy v diagnostice číslicových obvodů - verifikace testovatelného návrhu</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2003

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Programmable Devices and Systems

ISBN

0-08-044130-0

ISSN

—

e-ISSN

—

Počet stran výsledku

6

Strana od-do

202-207

Název nakladatele

Elsevier Science

Místo vydání

Oxford

Místo konání akce

Ostrava

Datum konání akce

11. 2. 2003

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—