Systém pro verifikaci testovatelnosti RT obvodů

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F04%3APU49213" target="_blank" >RIV/00216305:26230/04:PU49213 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

RTL Testability Verification System

Popis výsledku v původním jazyce

This paper discusses register transfer level (RTL) digital circuit design testability verification. Digital circuit design testability verification is used to judge if the digital circuit design, analyzed and eventually modified by method leading to partial scan, is really testable. This is because the method utilizes I-paths, but doesn't take into account dependencies of these I-paths. So there conflicts and deadlocks may appear when these I-paths in the circuit are set up. The RTL digital circuit desiign testability verification detects this problem. The main goal of this work is to develop and implement software system for automatic testability verification of register transfer level digital circuit design. In the implementation of the system, a C/EPetri Nets approach is used. The input to the system is formal specification of digital circuit design and list of digital circuit design modifications (scan chain), the output from the system is the decision if the circuit is testable o

Název v anglickém jazyce

RTL Testability Verification System

Popis výsledku anglicky

This paper discusses register transfer level (RTL) digital circuit design testability verification. Digital circuit design testability verification is used to judge if the digital circuit design, analyzed and eventually modified by method leading to partial scan, is really testable. This is because the method utilizes I-paths, but doesn't take into account dependencies of these I-paths. So there conflicts and deadlocks may appear when these I-paths in the circuit are set up. The RTL digital circuit desiign testability verification detects this problem. The main goal of this work is to develop and implement software system for automatic testability verification of register transfer level digital circuit design. In the implementation of the system, a C/EPetri Nets approach is used. The input to the system is formal specification of digital circuit design and list of digital circuit design modifications (scan chain), the output from the system is the decision if the circuit is testable o

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2004

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of the Work In Progress Session of 30th Euromicro Conference

ISBN

3-902457-05-8

ISSN

—

e-ISSN

—

Počet stran výsledku

2

Strana od-do

101-102

Název nakladatele

Johannes Kepler University Linz

Místo vydání

Linz

Místo konání akce

Rennes

Datum konání akce

31. 8. 2004

Typ akce podle státní příslušnosti

EUR - Evropská akce

Kód UT WoS článku

—