Automatické objevení benchmarkových obvodů na úrovni RT s požadovanými parametry testovatelnosti

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F05%3APU56423" target="_blank" >RIV/00216305:26230/05:PU56423 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Automatic Discovery of RTL Benchmark Circuits with Predefined Testability Properties

Popis výsledku v původním jazyce

The paper describes the utilization of evolutionary algorithms for automatic discovery of benchmark circuits. The main objective of the paper is to show that relatively large and complex (benchmark) circuits can be evolved in case that only a given property (e.g. testability) is required and the function of the circuit is not considered. This principle is demonstrated on automatic discovery of benchmark circuits with predefined structural and diagnostic properties. Fitness evaluation for the proposed allgorithm is based on testability analysis with linear time complexity.&nbsp;During the evolution, the solutions which are refused to be synthesized by a design system are excluded from the process of developing a new generation of benchmark circuits. Theevolved circuits contain thousands of components and satisfy the required testability properties.

Název v anglickém jazyce

Automatic Discovery of RTL Benchmark Circuits with Predefined Testability Properties

Popis výsledku anglicky

The paper describes the utilization of evolutionary algorithms for automatic discovery of benchmark circuits. The main objective of the paper is to show that relatively large and complex (benchmark) circuits can be evolved in case that only a given property (e.g. testability) is required and the function of the circuit is not considered. This principle is demonstrated on automatic discovery of benchmark circuits with predefined structural and diagnostic properties. Fitness evaluation for the proposed allgorithm is based on testability analysis with linear time complexity.&nbsp;During the evolution, the solutions which are refused to be synthesized by a design system are excluded from the process of developing a new generation of benchmark circuits. Theevolved circuits contain thousands of components and satisfy the required testability properties.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GA102%2F04%2F0737" target="_blank" >GA102/04/0737: Moderní metody syntézy číslicových systémů</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2005

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proc. of the 2005 NASA/DoD Conference on Evolvable Hardware

ISBN

0-7695-2399-4

ISSN

—

e-ISSN

—

Počet stran výsledku

8

Strana od-do

51-58

Název nakladatele

IEEE Computer Society Press

Místo vydání

Los Alamitos

Místo konání akce

Washington D.C.

Datum konání akce

29. 6. 2005

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—