Využití Petriho sítí pro plánování testu číslicových systémů na úrovni RTL
Popis výsledku
Příspěvek se zabývá plánováním testu pro číslicové systémy. Je prezentován přístup založený na využítí C/E Petriho sítí. Model je využit pro nalezení strukturních konfliktů a deadloků, které se mohou vyskytnout při plánování testu. Číslicový systémje analyzován na úrovni RTL. Výsledky metody mohou být také využity při rozdělování číslicového systému na jednotlivé logické bloky. Znalost strukturních závislostí lze potom s výhodou použít při plánování testu jednotlivých logických bloků.
Klíčová slova
Digital circuitC/E Petri Nettest schedulingI-pathsstructural conflicts
Identifikátory výsledku
Kód výsledku v IS VaVaI
Výsledek na webu
—
DOI - Digital Object Identifier
—
Alternativní jazyky
Jazyk výsledku
angličtina
Název v původním jazyce
Using Petri Nets for RT Level Digital Systems Test Scheduling
Popis výsledku v původním jazyce
The paper deals with test scheduling for digital systems. Approach with C/E Petri nets is presented and formal model of digital system under test is introduced. Main purpose of this model is identification of structural conflicts and dead locks that mayoccur during test application phase. The digital system is analyzed on register transfer (RT) level. The obtained results can be used for digital system design partitioning. In this step individual blocks of logic are identified. Finally concurrent testfor non-conflicting blocks of logic is scheduled. The advantage of this approach is, that with partitioned circuit, it is possible to view digital circuit design as system on chip (SOC) design and use existing test scheduling methods for SOC.
Název v anglickém jazyce
Using Petri Nets for RT Level Digital Systems Test Scheduling
Popis výsledku anglicky
The paper deals with test scheduling for digital systems. Approach with C/E Petri nets is presented and formal model of digital system under test is introduced. Main purpose of this model is identification of structural conflicts and dead locks that mayoccur during test application phase. The digital system is analyzed on register transfer (RT) level. The obtained results can be used for digital system design partitioning. In this step individual blocks of logic are identified. Finally concurrent testfor non-conflicting blocks of logic is scheduled. The advantage of this approach is, that with partitioned circuit, it is possible to view digital circuit design as system on chip (SOC) design and use existing test scheduling methods for SOC.
Klasifikace
Druh
D - Stať ve sborníku
CEP obor
JC - Počítačový hardware a software
OECD FORD obor
—
Návaznosti výsledku
Projekt
Návaznosti
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)
Ostatní
Rok uplatnění
2006
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Údaje specifické pro druh výsledku
Název statě ve sborníku
Proceedings of 1st International Workshop on Formal Models (WFM'06)
ISBN
80-86840-20-4
ISSN
—
e-ISSN
—
Počet stran výsledku
8
Strana od-do
79-86
Název nakladatele
NEUVEDEN
Místo vydání
Ostrava
Místo konání akce
Přerov
Datum konání akce
25. 4. 2006
Typ akce podle státní příslušnosti
EUR - Evropská akce
Kód UT WoS článku
—
Druh výsledku
D - Stať ve sborníku
CEP
JC - Počítačový hardware a software
Rok uplatnění
2006