Návrh pokročilé architektury procesoru ve VHDL
Identifikátory výsledku
Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F07%3APU70804" target="_blank" >RIV/00216305:26230/07:PU70804 - isvavai.cz</a>
Výsledek na webu
—
DOI - Digital Object Identifier
—
Alternativní jazyky
Jazyk výsledku
angličtina
Název v původním jazyce
VHDL Design of Educational, Modern and Open-Architecture CPU
Popis výsledku v původním jazyce
<p align=left>The paper deals with design of a modern, open-architecture CPU utilizable for educational</p> <p align=left>purposes. It is expected that use of the CPU in the educational process will greatly contribute</p> <p align=left>to deeper understanding of key-topics taught in the area of modern architectures. Our</p> <p align=left>CPU is based on the Von-Neumann architecture, equipped with a five-stage pipeline, cache</p> <p align=left>memory unit and simple branch prediction unit. The architecture is designed in VHDL including</p> <p align=left>set of 16 instructions. Rich variety of educative tasks can be performed by means</p> <p align=left>of the CPU. It has been both successfully simulated in ModelSim and synthesized in Precision</p> <p align=left>RTL Synthesis in order to be implemented in FPGA and utilized in practice as a real</p> <p align=left>working CPU.
Název v anglickém jazyce
VHDL Design of Educational, Modern and Open-Architecture CPU
Popis výsledku anglicky
<p align=left>The paper deals with design of a modern, open-architecture CPU utilizable for educational</p> <p align=left>purposes. It is expected that use of the CPU in the educational process will greatly contribute</p> <p align=left>to deeper understanding of key-topics taught in the area of modern architectures. Our</p> <p align=left>CPU is based on the Von-Neumann architecture, equipped with a five-stage pipeline, cache</p> <p align=left>memory unit and simple branch prediction unit. The architecture is designed in VHDL including</p> <p align=left>set of 16 instructions. Rich variety of educative tasks can be performed by means</p> <p align=left>of the CPU. It has been both successfully simulated in ModelSim and synthesized in Precision</p> <p align=left>RTL Synthesis in order to be implemented in FPGA and utilized in practice as a real</p> <p align=left>working CPU.
Klasifikace
Druh
D - Stať ve sborníku
CEP obor
JC - Počítačový hardware a software
OECD FORD obor
—
Návaznosti výsledku
Projekt
<a href="/cs/project/GD102%2F05%2FH050" target="_blank" >GD102/05/H050: Integrovaný přístup k výchově studentů DSP v oblasti paralelních a distribuovaných systémů</a><br>
Návaznosti
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>Z - Vyzkumny zamer (s odkazem do CEZ)
Ostatní
Rok uplatnění
2007
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Údaje specifické pro druh výsledku
Název statě ve sborníku
Proceedings of the 13th Conference STUDENT EEICT 2007 Volume 4
ISBN
978-80-214-3410-3
ISSN
—
e-ISSN
—
Počet stran výsledku
5
Strana od-do
457-461
Název nakladatele
Brno University of Technology
Místo vydání
Brno
Místo konání akce
Brno
Datum konání akce
26. 4. 2007
Typ akce podle státní příslušnosti
CST - Celostátní akce
Kód UT WoS článku
—