Packet Header Analysis and Field Extraction for Multigigabit Networks

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F09%3APU82602" target="_blank" >RIV/00216305:26230/09:PU82602 - isvavai.cz</a>

Nalezeny alternativní kódy

RIV/63839172:_____/09:00006565

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Packet Header Analysis and Field Extraction for Multigigabit Networks

Popis výsledku v původním jazyce

Packet header analysis and extraction of header fields needs to be performed in all network devices. As network speed is increasing quickly, high speed packet header processing is required. We propose a new architecture of packet header analysis and fields extraction intended for high-speed FPGA-based network applications. The architecture is able to process 20 Gbps network links with less than 12 percent of available resources of Virtex 5 110 FPGA. Moreover, the presented solution can balance between network throughput and consumed hardware resources to fit application needs. The architecture for packet header processing is generated from standard XML protocol scheme and is strongly optimised for resource consumption and speed by an automatic HDL code&nbsp; generator. Our solution also enables to change the set of extracted header fields on-line without FPGA reconfiguration.

Název v anglickém jazyce

Packet Header Analysis and Field Extraction for Multigigabit Networks

Popis výsledku anglicky

Packet header analysis and extraction of header fields needs to be performed in all network devices. As network speed is increasing quickly, high speed packet header processing is required. We propose a new architecture of packet header analysis and fields extraction intended for high-speed FPGA-based network applications. The architecture is able to process 20 Gbps network links with less than 12 percent of available resources of Virtex 5 110 FPGA. Moreover, the presented solution can balance between network throughput and consumed hardware resources to fit application needs. The architecture for packet header processing is generated from standard XML protocol scheme and is strongly optimised for resource consumption and speed by an automatic HDL code&nbsp; generator. Our solution also enables to change the set of extracted header fields on-line without FPGA reconfiguration.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

—

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2009

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of the 2009 IEEE Symphosium on Design and Diagnostics of Electronic Circuits and Systems

ISBN

978-1-4244-3339-1

ISSN

—

e-ISSN

—

Počet stran výsledku

277

Strana od-do

—

Název nakladatele

IEEE Computer Society

Místo vydání

Liberec

Místo konání akce

Liberec

Datum konání akce

15. 4. 2009

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—