Reliability Models for Fault Tolerant Architectures Based on FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F09%3APU82705" target="_blank" >RIV/00216305:26230/09:PU82705 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Reliability Models for Fault Tolerant Architectures Based on FPGA

Popis výsledku v původním jazyce

In this presentation, a methodology of FTS design based on FPGA is<br>presented. The FT architectures are based both on duplex and TMR<br>systems to which fault detection capabilities are added, the use<br>of on-line checkers for this purpose is demonstrated. It is<br>described how reliability and availability parameters in TMR and<br>duplex structures with checkers can be increased. To demonstrate<br>this, analytical calculations based on Markov reliability model<br>are used. It is also shown how the availability parameters can be<br>affected by the operating environment into which the FTS is<br>implemented. Finally, the results of research and the comparison<br>of our approach with classical TMR and duplex architectures for<br>different failure ratesare presented.

Název v anglickém jazyce

Reliability Models for Fault Tolerant Architectures Based on FPGA

Popis výsledku anglicky

In this presentation, a methodology of FTS design based on FPGA is<br>presented. The FT architectures are based both on duplex and TMR<br>systems to which fault detection capabilities are added, the use<br>of on-line checkers for this purpose is demonstrated. It is<br>described how reliability and availability parameters in TMR and<br>duplex structures with checkers can be increased. To demonstrate<br>this, analytical calculations based on Markov reliability model<br>are used. It is also shown how the availability parameters can be<br>affected by the operating environment into which the FTS is<br>implemented. Finally, the results of research and the comparison<br>of our approach with classical TMR and duplex architectures for<br>different failure ratesare presented.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GD102%2F09%2FH042" target="_blank" >GD102/09/H042: Matematické a inženýrské metody pro vývoj spolehlivých a bezpečných paralelních a distribuovaných počítačových systémů</a><br>

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2009

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

5th Doctoral Workshop on Mathematical and Engineering Methods in Computer Science

ISBN

978-80-87342-04-6

ISSN

—

e-ISSN

—

Počet stran výsledku

1

Strana od-do

—

Název nakladatele

Faculty of Informatics MU

Místo vydání

Brno

Místo konání akce

Znojmo

Datum konání akce

13. 11. 2009

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—