Advanced Fault Tolerant Bus for Multicore System Implemented in FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F11%3APU95980" target="_blank" >RIV/00216305:26230/11:PU95980 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Advanced Fault Tolerant Bus for Multicore System Implemented in FPGA

Popis výsledku v původním jazyce

In the paper, a technique for design of highly dependable communication structure in SRAM-based FPGA is presented. The architecture of the multicore system and the structure of fault tolerant bus with cache memories are demonstrated. The fault tolerant properties are achieved by the replication and utilization of the self checking techniques together with partial dynamic reconfiguration. The experimental results show that presented system has small overhead if the high number of function units are usedin the dependable system. All experiments were done on the Virtex5 and Virtex6 platform.

Název v anglickém jazyce

Advanced Fault Tolerant Bus for Multicore System Implemented in FPGA

Popis výsledku anglicky

In the paper, a technique for design of highly dependable communication structure in SRAM-based FPGA is presented. The architecture of the multicore system and the structure of fault tolerant bus with cache memories are demonstrated. The fault tolerant properties are achieved by the replication and utilization of the self checking techniques together with partial dynamic reconfiguration. The experimental results show that presented system has small overhead if the high number of function units are usedin the dependable system. All experiments were done on the Virtex5 and Virtex6 platform.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GA102%2F09%2F1668" target="_blank" >GA102/09/1668: Zvyšování spolehlivosti a provozuschopnosti v obvodech SoC</a><br>

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2011

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

IEEE Design and Diagnostics of Electronic Circuits and Systems DDECS'2011

ISBN

978-1-4244-9753-9

ISSN

—

e-ISSN

—

Počet stran výsledku

2

Strana od-do

397-398

Název nakladatele

IEEE Computer Society

Místo vydání

Cottbus

Místo konání akce

Cottbus

Datum konání akce

13. 4. 2011

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—