Multi-Stride NFA-Split Architecture for Regular Expression Matching Using FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F14%3APU112042" target="_blank" >RIV/00216305:26230/14:PU112042 - isvavai.cz</a>

Výsledek na webu

<a href="http://www.fit.vutbr.cz/research/pubs/all.php?id=10695" target="_blank" >http://www.fit.vutbr.cz/research/pubs/all.php?id=10695</a>

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Multi-Stride NFA-Split Architecture for Regular Expression Matching Using FPGA

Popis výsledku v původním jazyce

 Regular expression matching is a time critical operation for any network security system. The NFA-Split is an efficient hardware architecture to match a large set of regular expressions at multigigabit speed with efficient FPGA logic utilization. Unfortunately, the matching speed is limited by processing only single byte in one clock cycle. Therefore, we propose new multi-stride NFA-Split architecture, which increases achievable throughput by processing multiple bytes per clock cycle.  Moreover, we investigate  efficiency of mapping DU to the FPGA logic and propose new  optimizations of mapping NFA-Split architecture to the FPGA. These optimizations are able to reduce up to 71.85% of FPGA LUTs and up to 94.18% of BlockRAMs.

Název v anglickém jazyce

Multi-Stride NFA-Split Architecture for Regular Expression Matching Using FPGA

Popis výsledku anglicky

 Regular expression matching is a time critical operation for any network security system. The NFA-Split is an efficient hardware architecture to match a large set of regular expressions at multigigabit speed with efficient FPGA logic utilization. Unfortunately, the matching speed is limited by processing only single byte in one clock cycle. Therefore, we propose new multi-stride NFA-Split architecture, which increases achievable throughput by processing multiple bytes per clock cycle.  Moreover, we investigate  efficiency of mapping DU to the FPGA logic and propose new  optimizations of mapping NFA-Split architecture to the FPGA. These optimizations are able to reduce up to 71.85% of FPGA LUTs and up to 94.18% of BlockRAMs.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20206 - Computer hardware and architecture

Projekt

<a href="/cs/project/ED1.1.00%2F02.0070" target="_blank" >ED1.1.00/02.0070: Centrum excelence IT4Innovations</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>S - Specificky vyzkum na vysokych skolach

Rok uplatnění

2014

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of the 9th Doctoral Workshop on Mathematical and Engineering Methods in Computer Science

ISBN

978-80-214-5022-6

ISSN

—

e-ISSN

—

Počet stran výsledku

12

Strana od-do

77-88

Název nakladatele

NOVPRESS s.r.o.

Místo vydání

Brno

Místo konání akce

Telč

Datum konání akce

17. 10. 2014

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—