Iterative Algorithm for Multidimensional Pareto Frontiers Intersection Determination

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F00216305%3A26230%2F20%3APU135819" target="_blank" >RIV/00216305:26230/20:PU135819 - isvavai.cz</a>

Výsledek na webu

<a href="https://www.fit.vut.cz/research/publication/12081/" target="_blank" >https://www.fit.vut.cz/research/publication/12081/</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/LASCAS45839.2020.9068954" target="_blank" >10.1109/LASCAS45839.2020.9068954</a>

Jazyk výsledku

angličtina

Název v původním jazyce

Iterative Algorithm for Multidimensional Pareto Frontiers Intersection Determination

Popis výsledku v původním jazyce

A processor forms the basis of almost most of today's electronic devices. In embedded systems, the emphasis is put not only on high performance but also on the small size and low power consumption. Application-specific instruction set processors present a solution that may be optimized for specific applications by different modifications of their parameters where the trade-offs among the parameters may be represented by a Pareto frontier. In this paper, we propose a novel method of Pareto frontier merging to allow the optimization of a processor for a whole set of applications rather than a single one. We provide an experimental evaluation of the method on a model of a RISC-V processor and we show that the proposed method provides better approximation of the source Pareto frontiers than the state-of-the-art methods.

Název v anglickém jazyce

Iterative Algorithm for Multidimensional Pareto Frontiers Intersection Determination

Popis výsledku anglicky

A processor forms the basis of almost most of today's electronic devices. In embedded systems, the emphasis is put not only on high performance but also on the small size and low power consumption. Application-specific instruction set processors present a solution that may be optimized for specific applications by different modifications of their parameters where the trade-offs among the parameters may be represented by a Pareto frontier. In this paper, we propose a novel method of Pareto frontier merging to allow the optimization of a processor for a whole set of applications rather than a single one. We provide an experimental evaluation of the method on a model of a RISC-V processor and we show that the proposed method provides better approximation of the source Pareto frontiers than the state-of-the-art methods.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20206 - Computer hardware and architecture

Projekt

<a href="/cs/project/LQ1602" target="_blank" >LQ1602: IT4Innovations excellence in science</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2020

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

2020 IEEE 11th Latin American Symposium on Circuits & Systems (LASCAS)

ISBN

978-1-7281-3427-7

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

1-4

Název nakladatele

IEEE Circuits and Systems Society

Místo vydání

San José

Místo konání akce

Holiday Inn Hotel, Escazu, San José

Datum konání akce

25. 2. 2020

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—