Management of parasitic bipolars in modular high power LDMOS technology

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F26821532%3A_____%2F16%3AN0000008" target="_blank" >RIV/26821532:_____/16:N0000008 - isvavai.cz</a>

Výsledek na webu

<a href="http://ieeexplore.ieee.org/document/7599646/" target="_blank" >http://ieeexplore.ieee.org/document/7599646/</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/ESSDERC.2016.7599646" target="_blank" >10.1109/ESSDERC.2016.7599646</a>

Jazyk výsledku

angličtina

Název v původním jazyce

Management of parasitic bipolars in modular high power LDMOS technology

Popis výsledku v původním jazyce

M. Agam, J. Pjenčák, D. Prejda, A. Suwhanov, T. Yao and L. Šeliga, Management of parasitic bipolars in modular high power LDMOS technology, 46th European Solid-State Device Research Conference (ESSDERC), Lausanne, 2016, pp. 303-306. doi: 10.1109/ESSDERC.2016.7599646: Integration of isolated LDMOS transistors in smart power process is subjected to bipolar parasitics due to multi layers constructions that are needed for high voltage operation. These parasitics need to be minimized to assure proper circuit functionality. Several approaches for parasitics reduction are suggested: DTI (Deep Trench Isolation) module optimization, NLDMOS and PLDMOS device construction considerations, and lateral and vertical isolation techniques. Creating circuit level parasitic model which can be turned on and off is essential to verify circuit functionality of the improved isolation.

Název v anglickém jazyce

Management of parasitic bipolars in modular high power LDMOS technology

Popis výsledku anglicky

M. Agam, J. Pjenčák, D. Prejda, A. Suwhanov, T. Yao and L. Šeliga, Management of parasitic bipolars in modular high power LDMOS technology, 46th European Solid-State Device Research Conference (ESSDERC), Lausanne, 2016, pp. 303-306. doi: 10.1109/ESSDERC.2016.7599646: Integration of isolated LDMOS transistors in smart power process is subjected to bipolar parasitics due to multi layers constructions that are needed for high voltage operation. These parasitics need to be minimized to assure proper circuit functionality. Several approaches for parasitics reduction are suggested: DTI (Deep Trench Isolation) module optimization, NLDMOS and PLDMOS device construction considerations, and lateral and vertical isolation techniques. Creating circuit level parasitic model which can be turned on and off is essential to verify circuit functionality of the improved isolation.

Druh

D - Stať ve sborníku

CEP obor

JA - Elektronika a optoelektronika, elektrotechnika

OECD FORD obor

—

Projekt

<a href="/cs/project/TH01010419" target="_blank" >TH01010419: Výzkum a vývoj nových technologií výroby bipolárního tranzistoru s izolovaným hradlem (TIGBT)</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2016

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

2016 46th European Solid-State Device Research Conference (ESSDERC)

ISBN

978-1-5090-2969-3

ISSN

2378-6558

e-ISSN

—

Počet stran výsledku

4

Strana od-do

303-306

Název nakladatele

IEEE

Místo vydání

Lausanne, Switzerland

Místo konání akce

Lausanne, Switzerland

Datum konání akce

12. 9. 2016

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—