High-level modeling of Basic Pipelined Processors for Specific Instructions Sets

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F49777513%3A23220%2F12%3A43916223" target="_blank" >RIV/49777513:23220/12:43916223 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

slovinština

Název v původním jazyce

Vysokoúrovňové modelovanie jednoduchých zreťazených liniek pre špecifické inštrukčné sady

Popis výsledku v původním jazyce

Tento článok prezentuje návrh jednoduchého modelu procesora s reťazenou inštrukčnou linkou za účelom vysokoúrovňovej simulácie. Model je založený na princípoch kompilovateľnej simulácie. Dôležitým rysom návrhu je rekonfigurovateľnosť modelu pre rôzne typy procesorov. V článku je taktiež diskutovaná interakcia medzi modelom a časťami simulácie.

Název v anglickém jazyce

High-level modeling of Basic Pipelined Processors for Specific Instructions Sets

Popis výsledku anglicky

This paper presents the basic model of a pipelined processors for the behavior simulation. The Model is designed by using the principle of a compiled simulation. An important part of the issue is the design of the model which could be reconfigured for target tasks. An interaction between the model and another part of the simulation is discussed.

Druh

O - Ostatní výsledky

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

—

Návaznosti

S - Specificky vyzkum na vysokych skolach

Rok uplatnění

2012

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů