Softwarová implementace koherentního QPSK přijímače ve VHDL pro syntézu na FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F49777513%3A23220%2F14%3A43923741" target="_blank" >RIV/49777513:23220/14:43923741 - isvavai.cz</a>

Výsledek na webu

<a href="http://partnerstvi.fel.zcu.cz/vysledky" target="_blank" >http://partnerstvi.fel.zcu.cz/vysledky</a>

DOI - Digital Object Identifier

—

Jazyk výsledku

čeština

Název v původním jazyce

Softwarová implementace koherentního QPSK přijímače ve VHDL pro syntézu na FPGA

Popis výsledku v původním jazyce

Implementace koherentního softwarově definovaného QPSK přijímače v jazyce VHDL je určena pro syntézu na hradlovém poli FPGA a obsahuje dále uvedené komponenty. Jedná se o přizpůsobeny FIR filtr, blok symbolové synchronizace a blok pro synchronizaci (obnovu) nosné vlny. Implementace byla provedena na vývojovém kitu s Altera Cyclone IV FPGA doplněném o rozšiřující kartou, která obsahuje rychlé AD/DA převodníky. Je možné dle potřeby vzorkovat signál na mezifrekvenčním kmitočtu (testovaná Fcent=4.57MHz) nebo v základním pásmu. Tato vlastnost závisí na použité RF části. Přizpůsobený filtr je řešen jako plně paralelní, je využito zřetězeného zpracování. Blok symbolové synchronizace založený na fázovém závěsu obsahuje interpolátor řešený jako FIR filtr s tzv.Farrow strukturou, kterou lze velice efektivně implementovat na hradlovém poli. Chybový detektor pracuje se 2 vzorky na symbol a je založen na detekci průchodu nulou. Blok synchronizace nosné vlny obsahuje numericky kontrolovaný osciláto

Název v anglickém jazyce

Software implementation of coherent QPSK receiver in VHDL for FPGA synthesis

Popis výsledku anglicky

Implentation of coherent software defined QPSK receiver in VHDL language is intended for synthesis on FPGA and contains following components. It involves matched FIR filter, symbol synchronization block and carrier phase rotation block. Implementation was carried out on the development kit with Altera Cyclone IV FPGA supplemented with expansion board that contains fast AD / DA converters. It is possible to sample the intermediate frequency (tested Fcent=4.57MHz) or baseband. This property depends on theRF frontend. Matched filter is designed as a fully parallel, pipelined processing is used. Symbol synchronization section based on PLL contains Farrow structure FIR interpolator. This structure can be very efficiently implemented on gate array. Error detector works with two samples per symbol and is based on zero crossing detection. Carrier phase rotation block includes a numerically controlled oscillator and calculation of trigonometric functions is implemented with the CORDIC algorith

Druh

R - Software

CEP obor

JA - Elektronika a optoelektronika, elektrotechnika

OECD FORD obor

—

Projekt

—

Návaznosti

S - Specificky vyzkum na vysokych skolach

Rok uplatnění

2014

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Interní identifikační kód produktu

22110-SW004-2014

Technické parametry

Kontakt: ing. Pavel Fiala, Univerzitní 8, 306 14 Plzeň, 377634267

Ekonomické parametry

výsledek je využíván příjemcem ZČU, ekonomické parametry se neuvádějí

IČO vlastníka výsledku

49777513

Název vlastníka

Západočeská univerzita v Plzni