High efficient carrier phase synchronization for SDR using CORDIC implemented on an FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F49777513%3A23220%2F15%3A43927133" target="_blank" >RIV/49777513:23220/15:43927133 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

High efficient carrier phase synchronization for SDR using CORDIC implemented on an FPGA

Popis výsledku v původním jazyce

This paper is devoted to the proposal of a highly efficient carrier phase synchronization subsystem for Software Defined Receiver. The proposed feedback phaselocked loop carrier synchronizer is suitable for parallel implementation on an FPGA for QPSK with the possibility of extension for m-QAM modulation. Direct Digital Synthesizer uses CORDIC algorithm in rotation mode for calculation of the sine and cosine of an angle. The angle of rotation is the uncompensated carrier phase offset. The carrier phaseoffset is derived by the closed-loop path created by phase error detector, PLL loop filter and accumulator control block. The paper will extensively focus on simulation of the proposed synchronization system. On the basis of this simulation, a complete,fully pipelined VHDL description model is created. Finally, RTL synthesis on an Altera Cyclone IV FPGA is presented.

Název v anglickém jazyce

High efficient carrier phase synchronization for SDR using CORDIC implemented on an FPGA

Popis výsledku anglicky

This paper is devoted to the proposal of a highly efficient carrier phase synchronization subsystem for Software Defined Receiver. The proposed feedback phaselocked loop carrier synchronizer is suitable for parallel implementation on an FPGA for QPSK with the possibility of extension for m-QAM modulation. Direct Digital Synthesizer uses CORDIC algorithm in rotation mode for calculation of the sine and cosine of an angle. The angle of rotation is the uncompensated carrier phase offset. The carrier phaseoffset is derived by the closed-loop path created by phase error detector, PLL loop filter and accumulator control block. The paper will extensively focus on simulation of the proposed synchronization system. On the basis of this simulation, a complete,fully pipelined VHDL description model is created. Finally, RTL synthesis on an Altera Cyclone IV FPGA is presented.

Druh

D - Stať ve sborníku

CEP obor

JA - Elektronika a optoelektronika, elektrotechnika

OECD FORD obor

—

Projekt

<a href="/cs/project/ED2.1.00%2F03.0094" target="_blank" >ED2.1.00/03.0094: Regionální inovační centrum elektrotechniky (RICE)</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>S - Specificky vyzkum na vysokych skolach

Rok uplatnění

2015

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of Papers : 2015 23rd Telecommunications Forum (TELFOR 2015)

ISBN

978-1-5090-0055-5

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

512-515

Název nakladatele

IEEE

Místo vydání

Piscataway

Místo konání akce

Bělehrad, Srbsko

Datum konání akce

24. 11. 2015

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—