Design Methodology of Configurable High Performance Packet Parser for FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F63839172%3A_____%2F14%3A10130332" target="_blank" >RIV/63839172:_____/14:10130332 - isvavai.cz</a>

Nalezeny alternativní kódy

RIV/00216305:26230/14:PU111985

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Design Methodology of Configurable High Performance Packet Parser for FPGA

Popis výsledku v původním jazyce

Packet parsing is among basic operations that are performed at all points of a network infrastructure. Modern networks impose challenging requirements on the performance and configurability of packet parsing modules. However, high-speed parsers often usea significant amount of hardware resources. We propose a novel architecture of a pipelined packet parser for FPGA, which offers low latency in addition to high throughput (over 100 Gb/s). Moreover, the latency, throughput and chip area can be finely tuned to fit the needs of a particular application. The parser is hand-optimized thanks to a direct implementation in VHDL, yet the structure is uniform and easily extensible for new protocols.

Název v anglickém jazyce

Design Methodology of Configurable High Performance Packet Parser for FPGA

Popis výsledku anglicky

Packet parsing is among basic operations that are performed at all points of a network infrastructure. Modern networks impose challenging requirements on the performance and configurability of packet parsing modules. However, high-speed parsers often usea significant amount of hardware resources. We propose a novel architecture of a pipelined packet parser for FPGA, which offers low latency in addition to high throughput (over 100 Gb/s). Moreover, the latency, throughput and chip area can be finely tuned to fit the needs of a particular application. The parser is hand-optimized thanks to a direct implementation in VHDL, yet the structure is uniform and easily extensible for new protocols.

Druh

D - Stať ve sborníku

CEP obor

IN - Informatika

OECD FORD obor

—

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2014

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

2014 IEEE 17th International Symposium on Design and Diagnostics of Electronic Circuits & Systems (DDECS)

ISBN

978-1-4799-4558-0

ISSN

2334-3133

e-ISSN

—

Počet stran výsledku

6

Strana od-do

189-194

Název nakladatele

IEEE Computer Society

Místo vydání

Warsaw, Poland

Místo konání akce

Warsaw, Poland

Datum konání akce

22. 4. 2014

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

000346734200038