Architecture of Effective High-Speed Network Stream Merger

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F63839172%3A_____%2F14%3A10130442" target="_blank" >RIV/63839172:_____/14:10130442 - isvavai.cz</a>

Nalezeny alternativní kódy

RIV/68407700:21240/14:00219402

Výsledek na webu

<a href="http://dx.doi.org/10.1109/DSD.2014.25" target="_blank" >http://dx.doi.org/10.1109/DSD.2014.25</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/DSD.2014.25" target="_blank" >10.1109/DSD.2014.25</a>

Jazyk výsledku

angličtina

Název v původním jazyce

Architecture of Effective High-Speed Network Stream Merger

Popis výsledku v původním jazyce

This paper deals with the architecture for effective merging of high-speed network streams into one communication line. Networking hardware typically has more than one Ethernet port and if we want to transfer data via single communication bus (PCI-Express, for example) we need to merge all the Ethernet lines into one wide data stream. This paper discusses various approaches of dealing with the emerging issues related to very wide data busses and their alignment. The main contribution of this paper is the introduction of the architecture for merging of high-speed network streams as effective as possible. We use Virtex-7 equipped FPGA card to implement and test our architecture.

Název v anglickém jazyce

Architecture of Effective High-Speed Network Stream Merger

Popis výsledku anglicky

This paper deals with the architecture for effective merging of high-speed network streams into one communication line. Networking hardware typically has more than one Ethernet port and if we want to transfer data via single communication bus (PCI-Express, for example) we need to merge all the Ethernet lines into one wide data stream. This paper discusses various approaches of dealing with the emerging issues related to very wide data busses and their alignment. The main contribution of this paper is the introduction of the architecture for merging of high-speed network streams as effective as possible. We use Virtex-7 equipped FPGA card to implement and test our architecture.

Druh

D - Stať ve sborníku

CEP obor

IN - Informatika

OECD FORD obor

—

Projekt

<a href="/cs/project/LM2010005" target="_blank" >LM2010005: Velká infrastruktura CESNET</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2014

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of 17th Euromicro Conference on Digital System Design

ISBN

978-1-4799-5793-4

ISSN

—

e-ISSN

—

Počet stran výsledku

6

Strana od-do

459-464

Název nakladatele

IEEE

Místo vydání

Verona, Itálie

Místo konání akce

Verona, Itálie

Datum konání akce

27. 8. 2014

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—