High-Speed Computation of CRC Codes for FPGAs

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F63839172%3A_____%2F18%3A10133089" target="_blank" >RIV/63839172:_____/18:10133089 - isvavai.cz</a>

Nalezeny alternativní kódy

RIV/00216305:26230/18:PU130809

Výsledek na webu

<a href="https://www.liberouter.org/wp-content/uploads/2018/12/1h3apS3aB66xEoBCc6mjCK.pdf" target="_blank" >https://www.liberouter.org/wp-content/uploads/2018/12/1h3apS3aB66xEoBCc6mjCK.pdf</a>

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

High-Speed Computation of CRC Codes for FPGAs

Popis výsledku v původním jazyce

As the throughput of networks and memory interfaces is on a constant rise, there is a need for ever-faster error-detecting codes. Cyclic redundancy checks (CRC) are a common and widely used to ensure consistency or detect accidental changes of data. We propose a novel FPGA architecture for the computation of the CRC designed for general high-speed data transfers. Its key feature is allowing a processing of multiple independent data packets (transactions) in each clock cycle, what is a necessity for achieving high overall throughput on very wide data buses. Experimental results confirm that the proposed architecture reaches an effective throughput sufficient for utilization in multi-terabit Ethernet networks (over 2 Tbps or over 3000 Mpps) on a single Xilinx UltraScale+ FPGA.

Název v anglickém jazyce

High-Speed Computation of CRC Codes for FPGAs

Popis výsledku anglicky

As the throughput of networks and memory interfaces is on a constant rise, there is a need for ever-faster error-detecting codes. Cyclic redundancy checks (CRC) are a common and widely used to ensure consistency or detect accidental changes of data. We propose a novel FPGA architecture for the computation of the CRC designed for general high-speed data transfers. Its key feature is allowing a processing of multiple independent data packets (transactions) in each clock cycle, what is a necessity for achieving high overall throughput on very wide data buses. Experimental results confirm that the proposed architecture reaches an effective throughput sufficient for utilization in multi-terabit Ethernet networks (over 2 Tbps or over 3000 Mpps) on a single Xilinx UltraScale+ FPGA.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

10201 - Computer sciences, information science, bioinformathics (hardware development to be 2.2, social aspect to be 5.8)

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2018

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings of the 2018 International Conference on Field-Programmable Technology (FPT 2018)

ISBN

978-1-72810-214-6

ISSN

—

e-ISSN

neuvedeno

Počet stran výsledku

4

Strana od-do

237-240

Název nakladatele

IEEE Computer Society Conference Publishing Services

Místo vydání

Neuveden

Místo konání akce

Naha, Okinawa, Japan

Datum konání akce

10. 12. 2018

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—