High Throughput and Low Latency LZ4 Compressor on FPGA

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F63839172%3A_____%2F19%3A10133252" target="_blank" >RIV/63839172:_____/19:10133252 - isvavai.cz</a>

Nalezeny alternativní kódy

RIV/68407700:21240/19:00335424

Výsledek na webu

<a href="http://dx.doi.org/10.1109/ReConFig48160.2019.8994794" target="_blank" >http://dx.doi.org/10.1109/ReConFig48160.2019.8994794</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/ReConFig48160.2019.8994794" target="_blank" >10.1109/ReConFig48160.2019.8994794</a>

Jazyk výsledku

angličtina

Název v původním jazyce

High Throughput and Low Latency LZ4 Compressor on FPGA

Popis výsledku v původním jazyce

This paper presents an FPGA design implementing a single LZ4 lossless compression IP block, providing a throughput of 6 Gbps combined with extremely low latency, while still retaining full binary compatibility with the original LZ4 format. The best-known competitor is capable of processing up to 2 Gbps per block/engine with unknown latency. The presented design uses two key features: a low-latency 8-way match search unit and consequently a match buffer which allows encoding LZ4 sequences independently to reduce stalls in the data processing pipeline. The design was evaluated on several compression corpora with an average compression ratio of 1.7.

Název v anglickém jazyce

High Throughput and Low Latency LZ4 Compressor on FPGA

Popis výsledku anglicky

This paper presents an FPGA design implementing a single LZ4 lossless compression IP block, providing a throughput of 6 Gbps combined with extremely low latency, while still retaining full binary compatibility with the original LZ4 format. The best-known competitor is capable of processing up to 2 Gbps per block/engine with unknown latency. The presented design uses two key features: a low-latency 8-way match search unit and consequently a match buffer which allows encoding LZ4 sequences independently to reduce stalls in the data processing pipeline. The design was evaluated on several compression corpora with an average compression ratio of 1.7.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

20206 - Computer hardware and architecture

Projekt

<a href="/cs/project/EF16_013%2F0001797" target="_blank" >EF16_013/0001797: E-infrastruktura CESNET - modernizace</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2019

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

2019 International Conference on ReConFigurable Computing and FPGAs

ISBN

978-1-72811-957-1

ISSN

2640-0472

e-ISSN

—

Počet stran výsledku

5

Strana od-do

5

Název nakladatele

IEEE

Místo vydání

Piscataway , USA

Místo konání akce

Cancún, Mexiko

Datum konání akce

9. 12. 2019

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—