DMA Calypte: Open-Source Ultra-Low Latency DMA Engine for FPGAs

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F63839172%3A_____%2F25%3A10133730" target="_blank" >RIV/63839172:_____/25:10133730 - isvavai.cz</a>

Výsledek na webu

<a href="http://dx.doi.org/10.1109/FPL68686.2025.00047" target="_blank" >http://dx.doi.org/10.1109/FPL68686.2025.00047</a>

DOI - Digital Object Identifier

<a href="http://dx.doi.org/10.1109/FPL68686.2025.00047" target="_blank" >10.1109/FPL68686.2025.00047</a>

Jazyk výsledku

angličtina

Název v původním jazyce

DMA Calypte: Open-Source Ultra-Low Latency DMA Engine for FPGAs

Popis výsledku v původním jazyce

Achieving the lowest possible communication latency between an FPGA accelerator card and host CPU software is critical for many applications, such as high-frequency trading, in-memory storage systems, and 5G processing. However, no freely available PCIe DMA engine (DMAE) is currently optimized for low latency. To address this, we present DMA Calypte, an open-source, platform-independent, ultra-low-latency DMAE. We implemented numerous optimizations at the DMAE, software, and device driver levels to minimize communication latency over PCIe. DMA Calypte&apos;s functionality was validated on accelerator cards featuring AMD Kintex UltraScale+ and Agilex 7 F-Series chips with a PCIe Gen3 x8 interface. We achieved a round-trip time between software and FPGA of just 790 ns and a throughput of up to 35 Gbps.

Název v anglickém jazyce

DMA Calypte: Open-Source Ultra-Low Latency DMA Engine for FPGAs

Popis výsledku anglicky

Achieving the lowest possible communication latency between an FPGA accelerator card and host CPU software is critical for many applications, such as high-frequency trading, in-memory storage systems, and 5G processing. However, no freely available PCIe DMA engine (DMAE) is currently optimized for low latency. To address this, we present DMA Calypte, an open-source, platform-independent, ultra-low-latency DMAE. We implemented numerous optimizations at the DMAE, software, and device driver levels to minimize communication latency over PCIe. DMA Calypte&apos;s functionality was validated on accelerator cards featuring AMD Kintex UltraScale+ and Agilex 7 F-Series chips with a PCIe Gen3 x8 interface. We achieved a round-trip time between software and FPGA of just 790 ns and a throughput of up to 35 Gbps.

Druh

D - Stať ve sborníku

CEP obor

—

OECD FORD obor

10201 - Computer sciences, information science, bioinformathics (hardware development to be 2.2, social aspect to be 5.8)

Projekt

<a href="/cs/project/FW03010350" target="_blank" >FW03010350: Akcelerační platforma pro nízkolatenční obchodování na burze</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2025

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

2025 35th International Conference on Field-Programmable Logic and Applications (FPL)

ISBN

979-8-3315-9153-3

ISSN

1946-1488

e-ISSN

—

Počet stran výsledku

5

Strana od-do

291-295

Název nakladatele

IEEE Xplore

Místo vydání

Leiden

Místo konání akce

Leiden, Netherlands

Datum konání akce

1. 9. 2025

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—