FPGA Implementation of Adaptive Filters based on GSFAP using Log Arithmetic

Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F67985556%3A_____%2F06%3A00042476" target="_blank" >RIV/67985556:_____/06:00042476 - isvavai.cz</a>
Výsledek na webu
—
DOI - Digital Object Identifier
—

Jazyk výsledku
angličtina
Název v původním jazyce
FPGA Implementation of Adaptive Filters based on GSFAP using Log Arithmetic
Popis výsledku v původním jazyce
The paper deals with floating-point-like implementation of the GSFAP algorithm using FPGA hardware. We present an optimized core for the GSFAP, built using logarithmic arithmetic which provides very low cost multiplication and division. The resulting GSFAP core can be clocked at more than 80 MHz on the one million gate Xilinx XC2V1000-4 device. It can be used to implement filters of orders 20 to 1000 with a sampling rate exceeding 50 kHz.
Název v anglickém jazyce
FPGA Implementation of Adaptive Filters based on GSFAP using Log Arithmetic
Popis výsledku anglicky
The paper deals with floating-point-like implementation of the GSFAP algorithm using FPGA hardware. We present an optimized core for the GSFAP, built using logarithmic arithmetic which provides very low cost multiplication and division. The resulting GSFAP core can be clocked at more than 80 MHz on the one million gate Xilinx XC2V1000-4 device. It can be used to implement filters of orders 20 to 1000 with a sampling rate exceeding 50 kHz.

Rok uplatnění
2006
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku
Proceedings of The 2006 IEEE Workshop on Signal Processing Systems Design and Implementation
ISBN
978-1-4244-0382-0
ISSN
—
e-ISSN
—
Počet stran výsledku
6
Strana od-do
—
Název nakladatele
IEEE Signal Processing Society
Místo vydání
Calgary
Místo konání akce
Banff
Datum konání akce
2. 10. 2006
Typ akce podle státní příslušnosti
WRD - Celosvětová akce
Kód UT WoS článku
—

Podobné výsledky(10)