Efektivní FPGA implementace FI-CMA ekvalizéru

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F67985556%3A_____%2F06%3A00075993" target="_blank" >RIV/67985556:_____/06:00075993 - isvavai.cz</a>

Nalezeny alternativní kódy

RIV/68407700:21230/06:00121413

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Efficient FPGA Implementation of Equalizer for Finite Interval Constant Modulus Algorithm

Popis výsledku v původním jazyce

This paper deals with the optimization of iterative algorithms with matrix operations or nested loops for hardware implementation in FPGA, using Integer Linear Programming (ILP). The method is demonstrated on an implementation of the FI-CMA. We used twopipelined arithmetic libraries based on the logarithmic number system or the IEEE floating-point number system. Traditional approaches to the scheduling of nested loops lead to a relatively large code, which is unsuitable for FPGA implementation. This paper presents a new high-level synthesis methodology, which models both, iterative loops and imperfectly nested loops, by means of the system of linear inequalities. Moreover, memory access is considered as an additional resource constraint. Since the solutions of ILP formulated problems are known to be computationally intensive, important part of the article is devoted to the reduction of the problem size.

Název v anglickém jazyce

Efficient FPGA Implementation of Equalizer for Finite Interval Constant Modulus Algorithm

Popis výsledku anglicky

This paper deals with the optimization of iterative algorithms with matrix operations or nested loops for hardware implementation in FPGA, using Integer Linear Programming (ILP). The method is demonstrated on an implementation of the FI-CMA. We used twopipelined arithmetic libraries based on the logarithmic number system or the IEEE floating-point number system. Traditional approaches to the scheduling of nested loops lead to a relatively large code, which is unsuitable for FPGA implementation. This paper presents a new high-level synthesis methodology, which models both, iterative loops and imperfectly nested loops, by means of the system of linear inequalities. Moreover, memory access is considered as an additional resource constraint. Since the solutions of ILP formulated problems are known to be computationally intensive, important part of the article is devoted to the reduction of the problem size.

Druh

D - Stať ve sborníku

CEP obor

JA - Elektronika a optoelektronika, elektrotechnika

OECD FORD obor

—

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2006

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

IEEE Symposium on Industrial Embedded Systems - IES 2006, Proceedings of

ISBN

1-4244-0777-X

ISSN

—

e-ISSN

—

Počet stran výsledku

10

Strana od-do

1-10

Název nakladatele

CNRS-ENS

Místo vydání

Lyon

Místo konání akce

Antibes Juan-Les-Pins

Datum konání akce

18. 10. 2006

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—