Analýza možností použití částečné dynamické rekonfigurace v emulátoru poruch v FPGA Xilinx

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F67985556%3A_____%2F08%3A00306846" target="_blank" >RIV/67985556:_____/08:00306846 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Analysis of Applicability of Partial Runtime Reconfiguration in Fault Emulator in Xilinx FPGAs

Popis výsledku v původním jazyce

This paper analyses applicability of partial runtime reconfiguration (PRR) in fault emulators based on FPGAs of Xilinx Virtex family. PRR is used for loading emulator modules and for injecting faults into the emulated circuit. Since the time of reconfiguration may have significant impact on its usability, this paper deals with this issue. The goal was to accelerate PRR and to evaluate the time needed for fault injection by PRR on these FPGAs. Experimental results show that we have achieved up to eight times faster reconfiguration compared to the original Xilinx method, and fault injection time about 77us per one emulated fault.

Název v anglickém jazyce

Analysis of Applicability of Partial Runtime Reconfiguration in Fault Emulator in Xilinx FPGAs

Popis výsledku anglicky

This paper analyses applicability of partial runtime reconfiguration (PRR) in fault emulators based on FPGAs of Xilinx Virtex family. PRR is used for loading emulator modules and for injecting faults into the emulated circuit. Since the time of reconfiguration may have significant impact on its usability, this paper deals with this issue. The goal was to accelerate PRR and to evaluate the time needed for fault injection by PRR on these FPGAs. Experimental results show that we have achieved up to eight times faster reconfiguration compared to the original Xilinx method, and fault injection time about 77us per one emulated fault.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/1QS108040510" target="_blank" >1QS108040510: Technologie pro zlepšení testovatelnosti moderních číslicových obvodů</a><br>

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)<br>Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2008

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proceedings 2008 IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems

ISBN

978-1-4244-2276-0

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

178-181

Název nakladatele

IEEE

Místo vydání

Piscataway

Místo konání akce

Bratislava

Datum konání akce

16. 4. 2008

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—