Optimization of Finite Interval CMA Implementation for FPGA
Identifikátory výsledku
Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F05%3A00111141" target="_blank" >RIV/68407700:21230/05:00111141 - isvavai.cz</a>
Nalezeny alternativní kódy
RIV/67985556:_____/05:00411508
Výsledek na webu
—
DOI - Digital Object Identifier
—
Alternativní jazyky
Jazyk výsledku
angličtina
Název v původním jazyce
Optimization of Finite Interval CMA Implementation for FPGA
Popis výsledku v původním jazyce
The paper deals with optimization of an FPGA implementation of iterative algorithms with nested loops, using Integer Linear Programming. The scheduling is demonstrated on an example of the FI-CMA blind equalization algorithm, with implementation using limited (and small) number of arithmetic units with non-zero latency. The optimization is based on cyclic scheduling with precedence delays for distinct dedicated processors. The approach is based on construction of an optimally scheduled abstract model, modeling imperfectly nested loops.
Název v anglickém jazyce
Optimization of Finite Interval CMA Implementation for FPGA
Popis výsledku anglicky
The paper deals with optimization of an FPGA implementation of iterative algorithms with nested loops, using Integer Linear Programming. The scheduling is demonstrated on an example of the FI-CMA blind equalization algorithm, with implementation using limited (and small) number of arithmetic units with non-zero latency. The optimization is based on cyclic scheduling with precedence delays for distinct dedicated processors. The approach is based on construction of an optimally scheduled abstract model, modeling imperfectly nested loops.
Klasifikace
Druh
D - Stať ve sborníku
CEP obor
JC - Počítačový hardware a software
OECD FORD obor
—
Návaznosti výsledku
Projekt
Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.
Návaznosti
P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)
Ostatní
Rok uplatnění
2005
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Údaje specifické pro druh výsledku
Název statě ve sborníku
IEEE 2005 Workshop on Signal Processing Systems (SIPS'05)
ISBN
0-7803-9333-3
ISSN
1520-6130
e-ISSN
—
Počet stran výsledku
6
Strana od-do
—
Název nakladatele
IEEE
Místo vydání
Piscataway
Místo konání akce
Athens
Datum konání akce
2. 11. 2005
Typ akce podle státní příslušnosti
WRD - Celosvětová akce
Kód UT WoS článku
000236758900014