Vše

Co hledáte?

Vše
Projekty
Výsledky výzkumu
Subjekty

Rychlé hledání

  • Projekty podpořené TA ČR
  • Významné projekty
  • Projekty s nejvyšší státní podporou
  • Aktuálně běžící projekty

Chytré vyhledávání

  • Takto najdu konkrétní +slovo
  • Takto z výsledků -slovo zcela vynechám
  • “Takto můžu najít celou frázi”

Design Retiming in HDL

Identifikátory výsledku

  • Kód výsledku v IS VaVaI

    <a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F05%3A03110088" target="_blank" >RIV/68407700:21230/05:03110088 - isvavai.cz</a>

  • Výsledek na webu

  • DOI - Digital Object Identifier

Alternativní jazyky

  • Jazyk výsledku

    angličtina

  • Název v původním jazyce

    Design Retiming in HDL

  • Popis výsledku v původním jazyce

    This paper deals with an improvement of design timing characteristics by modification at the high abstraction level of the system description. Some synthesis tools such as Synplify Pro provide timing optimizations, called pipelining and retiming. These techniques help the designer unify delay slacks at different inputs, which results in higher system clock frequencies of the produced circuit. Unfortunately these techniques are not available for all devices, for example Atmel FPGAs are not supported. A modification at HDL level is the way how to achieve slight improvement for these devices.

  • Název v anglickém jazyce

    Design Retiming in HDL

  • Popis výsledku anglicky

    This paper deals with an improvement of design timing characteristics by modification at the high abstraction level of the system description. Some synthesis tools such as Synplify Pro provide timing optimizations, called pipelining and retiming. These techniques help the designer unify delay slacks at different inputs, which results in higher system clock frequencies of the produced circuit. Unfortunately these techniques are not available for all devices, for example Atmel FPGAs are not supported. A modification at HDL level is the way how to achieve slight improvement for these devices.

Klasifikace

  • Druh

    A - Audiovizuální tvorba

  • CEP obor

    IN - Informatika

  • OECD FORD obor

Návaznosti výsledku

  • Projekt

    <a href="/cs/project/GA102%2F04%2F2137" target="_blank" >GA102/04/2137: Návrh vysoce spolehlivých řídících systémů pomocí dynamicky rekonfigurovatelných obvodů FPGA</a><br>

  • Návaznosti

    P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Ostatní

  • Rok uplatnění

    2005

  • Kód důvěrnosti údajů

    S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Údaje specifické pro druh výsledku

  • ISBN

    80-01-03201-9

  • Místo vydání

    Praha

  • Název nakladatele resp. objednatele

  • Verze

  • Identifikační číslo nosiče

    neuvedeno