Vše

Co hledáte?

Vše
Projekty
Výsledky výzkumu
Subjekty

Rychlé hledání

  • Projekty podpořené TA ČR
  • Významné projekty
  • Projekty s nejvyšší státní podporou
  • Aktuálně běžící projekty

Chytré vyhledávání

  • Takto najdu konkrétní +slovo
  • Takto z výsledků -slovo zcela vynechám
  • “Takto můžu najít celou frázi”

Není k dispozici

Identifikátory výsledku

  • Kód výsledku v IS VaVaI

    <a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F05%3A03117961" target="_blank" >RIV/68407700:21230/05:03117961 - isvavai.cz</a>

  • Výsledek na webu

  • DOI - Digital Object Identifier

Alternativní jazyky

  • Jazyk výsledku

    angličtina

  • Název v původním jazyce

    Scalable Normal Basis Aritmetic Unit for Elliptic Curve Cryptography

  • Popis výsledku v původním jazyce

    The design of a scalable arithmetic unit for operations over elements of GF(2^m) represented in normal basis is presented. The unit is papplicable in public-key cryptography. It comprises a pipelined Massey-Omura multiplier and a shifter. We equipped themultiplier with additional data paths to enable easy implementation of both multiplication and inversion in a single arithmetic unit. We discuss optimum design of the shifter with respect to the inversion algorithm and multiplier performance. The functionality of the multiplier/inverter has been tested by simulation and implemented in Xilinx Virtex FPGA. We present implementation data for various digit widths which exhibit a time minimum for digit width D=15.

  • Název v anglickém jazyce

    Scalable Normal Basis Aritmetic Unit for Elliptic Curve Cryptography

  • Popis výsledku anglicky

    The design of a scalable arithmetic unit for operations over elements of GF(2^m) represented in normal basis is presented. The unit is papplicable in public-key cryptography. It comprises a pipelined Massey-Omura multiplier and a shifter. We equipped themultiplier with additional data paths to enable easy implementation of both multiplication and inversion in a single arithmetic unit. We discuss optimum design of the shifter with respect to the inversion algorithm and multiplier performance. The functionality of the multiplier/inverter has been tested by simulation and implemented in Xilinx Virtex FPGA. We present implementation data for various digit widths which exhibit a time minimum for digit width D=15.

Klasifikace

  • Druh

    J<sub>x</sub> - Nezařazeno - Článek v odborném periodiku (Jimp, Jsc a Jost)

  • CEP obor

    JC - Počítačový hardware a software

  • OECD FORD obor

Návaznosti výsledku

  • Projekt

  • Návaznosti

    Z - Vyzkumny zamer (s odkazem do CEZ)

Ostatní

  • Rok uplatnění

    2005

  • Kód důvěrnosti údajů

    S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Údaje specifické pro druh výsledku

  • Název periodika

    Acta Polytechnica

  • ISSN

    1210-2709

  • e-ISSN

  • Svazek periodika

    45

  • Číslo periodika v rámci svazku

    2

  • Stát vydavatele periodika

    CZ - Česká republika

  • Počet stran výsledku

    6

  • Strana od-do

    55-60

  • Kód UT WoS článku

  • EID výsledku v databázi Scopus