Off-line Scheduling for FPGAs

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F08%3A00145656" target="_blank" >RIV/68407700:21230/08:00145656 - isvavai.cz</a>

Nalezeny alternativní kódy

RIV/68407700:21230/07:00134000

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Off-line Scheduling for FPGAs

Popis výsledku v původním jazyce

The objective of this course is to provide an overview of different off-line scheduling problems found in embedded systems. Our lecture is motivated by digital signal processing (DSP) applications on FPGAs (Field-Programmable Gate Array) - hardware architectures hosting several arithmetic units. We will show how scheduling with generalized precedence constraints can be used to model typical scheduling problems on FPGAs and how cyclic scheduling can be used to optimize computation performance of DSP applications.

Název v anglickém jazyce

Off-line Scheduling for FPGAs

Popis výsledku anglicky

The objective of this course is to provide an overview of different off-line scheduling problems found in embedded systems. Our lecture is motivated by digital signal processing (DSP) applications on FPGAs (Field-Programmable Gate Array) - hardware architectures hosting several arithmetic units. We will show how scheduling with generalized precedence constraints can be used to model typical scheduling problems on FPGAs and how cyclic scheduling can be used to optimize computation performance of DSP applications.

Druh

O - Ostatní výsledky

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

Návaznosti

P - Projekt vyzkumu a vyvoje financovany z verejnych zdroju (s odkazem do CEP)

Rok uplatnění

2007

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů