Virtuální testovací rozhraní pro A/D převodníky, implementované ve Verilog-A a Maple platformě

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F08%3A03145719" target="_blank" >RIV/68407700:21230/08:03145719 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Virtual Testing Environment for A/D Converters in Verilog-A and Maple Platform

Popis výsledku v původním jazyce

This paper deals with the implementation issues of building Virtual Testing Environment (VTE) for performance extraction of A/D converters. Here, the term "virtual" implies to the fact that the ADC testing is done yet in the circuit design on a base of an ADC model capable to capture the ADC error sources occurring in the integrated circuit structure. The first part of the contribution concerns significant properties of two proposed VTE algorithm implementations, the first one employing Verilog-A behavioral module and the second which is created in Maple environment with built-in libraries for circuit analysis. The performance of both VTE implementations is evaluated at system-level and by simulation of residual non-linearity with an ideal ADC model.

Název v anglickém jazyce

Virtual Testing Environment for A/D Converters in Verilog-A and Maple Platform

Popis výsledku anglicky

This paper deals with the implementation issues of building Virtual Testing Environment (VTE) for performance extraction of A/D converters. Here, the term "virtual" implies to the fact that the ADC testing is done yet in the circuit design on a base of an ADC model capable to capture the ADC error sources occurring in the integrated circuit structure. The first part of the contribution concerns significant properties of two proposed VTE algorithm implementations, the first one employing Verilog-A behavioral module and the second which is created in Maple environment with built-in libraries for circuit analysis. The performance of both VTE implementations is evaluated at system-level and by simulation of residual non-linearity with an ideal ADC model.

Druh

D - Stať ve sborníku

CEP obor

JA - Elektronika a optoelektronika, elektrotechnika

OECD FORD obor

—

Projekt

<a href="/cs/project/GA102%2F07%2F1186" target="_blank" >GA102/07/1186: Sofistikované metody návrhu analogových a "mixed-signal" obvodů pro submikronové technologie</a><br>

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)

Rok uplatnění

2008

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Proc. of 11th IEEE Design and Diagnostics of Electronic Circuits and Systems Workshop 2008 (DDECS'08)

ISBN

978-1-4244-2276-0

ISSN

—

e-ISSN

—

Počet stran výsledku

4

Strana od-do

—

Název nakladatele

IEEE Computer Society Press

Místo vydání

Los Alamitos

Místo konání akce

Bratislava

Datum konání akce

16. 4. 2008

Typ akce podle státní příslušnosti

WRD - Celosvětová akce

Kód UT WoS článku

—