Vše

Co hledáte?

Vše
Projekty
Výsledky výzkumu
Subjekty

Rychlé hledání

  • Projekty podpořené TA ČR
  • Významné projekty
  • Projekty s nejvyšší státní podporou
  • Aktuálně běžící projekty

Chytré vyhledávání

  • Takto najdu konkrétní +slovo
  • Takto z výsledků -slovo zcela vynechám
  • “Takto můžu najít celou frázi”

Digital Interpolator Implementation in VHDL

Identifikátory výsledku

  • Kód výsledku v IS VaVaI

    <a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F10%3A00170679" target="_blank" >RIV/68407700:21230/10:00170679 - isvavai.cz</a>

  • Výsledek na webu

  • DOI - Digital Object Identifier

Alternativní jazyky

  • Jazyk výsledku

    angličtina

  • Název v původním jazyce

    Digital Interpolator Implementation in VHDL

  • Popis výsledku v původním jazyce

    In this article we describe a creation, modeling, implementation and simulation of a digital interpolator. It will be used as a part of advanced radio transmission system. The input part of the system receiving part provides correct complex envelope sampling that is necessary for consequent signal processing. During the re-sampling, an interpolator co-operates with symbol timing estimator. It estimates correct sampling timing and controls an interpolator. We describe the process of interpolator modelingin Matlab in both floating and fixed point arithmetics for later implementation in the VHDL language for FPGA. The complete system was simulated in ISim, compared with the model and results are presented.

  • Název v anglickém jazyce

    Digital Interpolator Implementation in VHDL

  • Popis výsledku anglicky

    In this article we describe a creation, modeling, implementation and simulation of a digital interpolator. It will be used as a part of advanced radio transmission system. The input part of the system receiving part provides correct complex envelope sampling that is necessary for consequent signal processing. During the re-sampling, an interpolator co-operates with symbol timing estimator. It estimates correct sampling timing and controls an interpolator. We describe the process of interpolator modelingin Matlab in both floating and fixed point arithmetics for later implementation in the VHDL language for FPGA. The complete system was simulated in ISim, compared with the model and results are presented.

Klasifikace

  • Druh

    D - Stať ve sborníku

  • CEP obor

    JA - Elektronika a optoelektronika, elektrotechnika

  • OECD FORD obor

Návaznosti výsledku

  • Projekt

    Výsledek vznikl pri realizaci vícero projektů. Více informací v záložce Projekty.

  • Návaznosti

    Z - Vyzkumny zamer (s odkazem do CEZ)<br>S - Specificky vyzkum na vysokych skolach

Ostatní

  • Rok uplatnění

    2010

  • Kód důvěrnosti údajů

    S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Údaje specifické pro druh výsledku

  • Název statě ve sborníku

    RTT 2010 Proceedings

  • ISBN

    978-80-248-2261-7

  • ISSN

  • e-ISSN

  • Počet stran výsledku

    6

  • Strana od-do

  • Název nakladatele

    VŠB - TUO, FEI, Katedra elektroniky a telekomunikační techniky

  • Místo vydání

    Ostrava

  • Místo konání akce

    Velké Losiny

  • Datum konání akce

    8. 9. 2010

  • Typ akce podle státní příslušnosti

    EUR - Evropská akce

  • Kód UT WoS článku