PRET-ization of uRISC Core
Identifikátory výsledku
Kód výsledku v IS VaVaI
<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21230%2F21%3A00353309" target="_blank" >RIV/68407700:21230/21:00353309 - isvavai.cz</a>
Nalezeny alternativní kódy
RIV/68407700:21730/21:00353309
Výsledek na webu
<a href="https://doi.org/10.15439/2021F126" target="_blank" >https://doi.org/10.15439/2021F126</a>
DOI - Digital Object Identifier
<a href="http://dx.doi.org/10.15439/2021F126" target="_blank" >10.15439/2021F126</a>
Alternativní jazyky
Jazyk výsledku
angličtina
Název v původním jazyce
PRET-ization of uRISC Core
Popis výsledku v původním jazyce
Modern safety-critical embedded systems have to be time-deterministic to guarantee safety. One source of time-nondeterminism are interrupts. This paper shows how to mitigate their influence in the system on a commercially available processor IP (Codasip uRISC) can be modified to exhibit time-determinism in real-time workloads and isolate interrupts. We extend the processor with fine-grained multithreading and isolated interrupt handling to localize time-nondeterminism caused by interrupts. We show a comparison between original and extended processors on a selection of TACleBench benchmarks. For interrupt-driven workloads, ideal interrupt isolation is achieved. The proposed modification can be used on other in-order single-issue processors.
Název v anglickém jazyce
PRET-ization of uRISC Core
Popis výsledku anglicky
Modern safety-critical embedded systems have to be time-deterministic to guarantee safety. One source of time-nondeterminism are interrupts. This paper shows how to mitigate their influence in the system on a commercially available processor IP (Codasip uRISC) can be modified to exhibit time-determinism in real-time workloads and isolate interrupts. We extend the processor with fine-grained multithreading and isolated interrupt handling to localize time-nondeterminism caused by interrupts. We show a comparison between original and extended processors on a selection of TACleBench benchmarks. For interrupt-driven workloads, ideal interrupt isolation is achieved. The proposed modification can be used on other in-order single-issue processors.
Klasifikace
Druh
D - Stať ve sborníku
CEP obor
—
OECD FORD obor
10201 - Computer sciences, information science, bioinformathics (hardware development to be 2.2, social aspect to be 5.8)
Návaznosti výsledku
Projekt
—
Návaznosti
R - Projekt Ramcoveho programu EK
Ostatní
Rok uplatnění
2021
Kód důvěrnosti údajů
S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů
Údaje specifické pro druh výsledku
Název statě ve sborníku
Proceedings of the 16th Conference on Computer Science and Intelligence Systems
ISBN
978-83-959183-8-4
ISSN
2325-0348
e-ISSN
2300-5963
Počet stran výsledku
6
Strana od-do
495-500
Název nakladatele
IEEE Industrial Electronic Society
Místo vydání
Vienna
Místo konání akce
Sofia
Datum konání akce
2. 9. 2021
Typ akce podle státní příslušnosti
WRD - Celosvětová akce
Kód UT WoS článku
000904349400063