Implicit Rrepresentations in Customized Testing of Digital Circuits

Kód výsledku v IS VaVaI

<a href="https://www.isvavai.cz/riv?ss=detail&h=RIV%2F68407700%3A21240%2F10%3A00170151" target="_blank" >RIV/68407700:21240/10:00170151 - isvavai.cz</a>

Výsledek na webu

—

DOI - Digital Object Identifier

—

Jazyk výsledku

angličtina

Název v původním jazyce

Implicit Rrepresentations in Customized Testing of Digital Circuits

Popis výsledku v původním jazyce

Despite of the growing number of analog and mixed signal parts in electronic devices, there are still many challenges in digital circuits testing. Many test patterns generation and compression methods for digital circuits have been developed, but their efficiency can dramatically depend on the representation of test vectors sets. Also the importance of additional requirements imposed upon a test set increases. In this paper we consider implicit representations of test patterns sets and possibilities oftheir use in test patterns generation, compression and constrained test generation. We suppose that by using a proper implicit representation and a set of possible constraints, a significant improvement in customized test generation is possible.

Název v anglickém jazyce

Implicit Rrepresentations in Customized Testing of Digital Circuits

Popis výsledku anglicky

Despite of the growing number of analog and mixed signal parts in electronic devices, there are still many challenges in digital circuits testing. Many test patterns generation and compression methods for digital circuits have been developed, but their efficiency can dramatically depend on the representation of test vectors sets. Also the importance of additional requirements imposed upon a test set increases. In this paper we consider implicit representations of test patterns sets and possibilities oftheir use in test patterns generation, compression and constrained test generation. We suppose that by using a proper implicit representation and a set of possible constraints, a significant improvement in customized test generation is possible.

Druh

D - Stať ve sborníku

CEP obor

JC - Počítačový hardware a software

OECD FORD obor

—

Projekt

<a href="/cs/project/GA102%2F09%2F1668" target="_blank" >GA102/09/1668: Zvyšování spolehlivosti a provozuschopnosti v obvodech SoC</a><br>

Návaznosti

Z - Vyzkumny zamer (s odkazem do CEZ)<br>S - Specificky vyzkum na vysokych skolach

Rok uplatnění

2010

Kód důvěrnosti údajů

S - Úplné a pravdivé údaje o projektu nepodléhají ochraně podle zvláštních právních předpisů

Název statě ve sborníku

Počítačové architektury & diagnostika

ISBN

978-80-214-4140-8

ISSN

—

e-ISSN

—

Počet stran výsledku

6

Strana od-do

—

Název nakladatele

Vysoké učení technické v Brně

Místo vydání

Brno

Místo konání akce

Češkovice

Datum konání akce

13. 9. 2010

Typ akce podle státní příslušnosti

CST - Celostátní akce

Kód UT WoS článku

—